FPGA给DSP6678复位

一.复位时序图

二.信号线间隔时间

间隔时间依次为 10ms

三.复位源码

`timescale 1ns / 1ps
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// Company: 
// Engineer: fengzihao
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// Create Date: 2018/01/13 14:21:35
// Design Name: 
// Module Name: DSP_6678_0
// Project Name: 
// Target Devices: 
// Tool Versions: 
// Description: 
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// Dependencies: 
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// Revision:
// Revision 0.01 - File Created
// Additional Comments:
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module DSP_6678_0(
input reset,
input clk_50m,


input     DSPA_RESETSTAT,