内存技术：入门和测试挑战

人们一直希望计算机内存变得容量更大、速度更快、功率更低、物理尺寸更小。这些需求正推动着 DRAM 技术不断发展。在过去几年中，多次技术增强已经推进了主流DRAM 的发展，如 SDRAM (同步 DRAM)、DDR (双倍数据速率) SDRAM、DDR2 SDRAM、DDR3 SDRAM、DDR4SDRAM、LPDDR (低功率DDR)、GDDR2 (图形DDR2)、GDDR3、GDDR4和GDDR5。计算机内存在DIMM(双列直插内存模块)中的使用方式也一直推动着这一演进。DIMM实现方案已经从非寄存DIMM扩展到包括多个寄存 DIMM 和 FB-DIMM (全面缓冲的 DIMMs)。

一般来说，计算机内存安装在可插拔 DIMM 上，DIMM在组装过程中简便地安装在计算机中。计算机用户可以在购买计算机之后，通过增加或更换DIMM来升级计算机内存。结果，计算机中使用的内存要求高度兼容当前和未来计算机及与DIMM一起使用的当前和未来内存。兼容能力的主要方面有两个。

• 第一，内存必需兼容计算机制造商使用的各种内存控制器中心； 

• 第二，在计算机的同一内存系统中混合使用不同制造商的内存时，内存必需能够正确运行。开放的内存标准有助于保证内存兼容能力。

JEDEC是一家非营利组织，其成员包括内存制造商、计算机制造商、测试制造商等等。开放的 JEDEC 标准规定了制造商在实现内存产品时必需遵守的规范，以便能够与其它制造商的内存和计算机内存控制器中心互操作。这些标准涵盖了物理特点、DIMM 电路板布局、电信号、寄存器定义、功能操作、内存协议等。检验和测试内存是否符合 JEDEC 规范是保证内存与其它制造商产品一起可靠运行及互操作的关键步骤。

新的 DRAM 设计将满足容量更大、速度更快、功率更低和物理尺寸更小的计算机和嵌入式系统内存要求。结果，发生了下面的 DRAM 变化：内存容量的提高，内存条数量提高，突发长度提高，供电电压下降，逻辑电压摆幅下降，时钟速率提高，数据速率提高，内存通道实现方案从大量的并行信号转向数量较少的高速串行信号，内存通道数量提高，电路板密度提高等等。这些发展趋势导致设计人员需要使用新技术和新工具，设计、检验和调试自己的内存系统。

由于内存时钟速率提高及逻辑电压摆幅下降，信号完整性更多地成为可靠运行内存的问题。结果，发展趋势是新的 DRAM 功能出现，以重点改善内存系统的信号完整性。这些功能包括动态控制的 ODT (片内模具上端接), OCD (芯片外驱动器)校准及带AMB(高级内存缓冲器)的全面缓冲的 DIMM。

DRAM核心结构由多个内存单元组成，这些内存单元分成由行和列组成的两维阵列。访问内存单元需要两步。先寻找某个行的地址，然后在选定行中寻找特定列的地址。换句话说，先在 DRAM IC 内部读取整个行，然后列地址选择 DRAM IC I/O(输入 / 输出)针脚要读取或要写入该行的哪一列。

DRAM读取具有破坏性，也就是说，在读操作中会破坏内存单元行中的数据。因此，必需在该行上的读或写操作结束时，把行数据写回到同一行中。这一操作称为预充电，是行上的最后一项操作。必须完成这一操作之后，才能访问新的行，这一操作称为关闭打开的行。

在接口到同步处理器时，DRAM 的异步操作带来了许多设计挑战。SDRAM (同步DRAM)是为把DRAM操作同步到计算机系统其余部分，而不需要根据 CE# (芯片启动活动低)、RAS#、CAS#和WE#边沿转换顺序定义所有内存操作模式而设计的。

SDRAM增加了时钟信号和内存命令的概念。内存命令的类型取决于 SDRAM 时钟上升沿上的 CE#, RAS#,CAS# 和 WE# 信号状态。产品资料根据 CE#, RAS#,CAS# 和 WE# 信号状态，以表格形式描述内存命令。

通过提高时钟速率、突发数据及每个时钟周期传送两个数据位，DDR (双倍数据速率) SDRAM 提高了内存数据速率性能。DDR SDRAM 在一条读取命令或一条写入命令中突发多个内存位置。读取内存操作必需发送一条 Activate 命令，后面跟着一条 Read 命令。内存在时延后以每个时钟周期两个内存位置的数据速率应答由两个、四个或八个内存位置组成的突发。因此，从两个连续的时钟周期中读取四个内存位置，或把四个内存位置写入两个连续的时钟周期中。

DDR SDRAM 有多个内存条，提供多个隔行扫描的内存访问，从而提高内存带宽。内存条是一个内存阵列，两个内存条是两个内存阵列，四个内存条是四个内存阵列，依此类推。四个内存条要求两个位用于内存条地址(BA0 和 BA1)。

DDR2 SDRAM 较 DDR SDRAM 有多处改进。DDR2SDRAM时钟速率更高，从而提高了内存数据速率。随着时钟速率提高，信号完整性对可靠运行内存变得越来越重要。随着时钟速率提高，电路板上的信号轨迹变成传输线，在信号线末端进行合理的布局和端接变得更加重要。

地址、时钟和命令信号的端接相对简明，因为这些信号是单向的，并端接在电路板上。数据信号和数据选通是双向的。内存控制器中心在写入操作中驱动这些信号，DDR2 SDRAM在读取操作中驱动这些信号。多个DDR2SDRAM 连接到同一个数据信号和数据选通上，进一步提高了复杂度。多个 DDR2 SDRAM 可以位于内存系统相同的DIMM上，也可以位于内存系统不同的DIMM上。结果，数据和数据选通驱动器和接收机不断变化，具体取决于读取 / 写入操作及访问的是哪个 DDR2 SDRAM。

DDR3 SDRAMDDR3 SDRAM 是一种性能演进版本，增强了 SDRAM技术，它从800 Mb/s开始，这是大多数DDR2 SDRAM支持的最高数据速率。DDR3 SDRAM支持六档数据速率和时钟速度。DDR3-800/1066/1333SDRAM 于 2007 年投入使用，DDR3-1600/1866SDRAM 则预计在 2008 年投入使用，DDR3-2133SDRAM 则预计在 2009 投入使用。

DDR2 和 DDR3 SDRAM 都有 4 个模式寄存器。DDR2 定义了前两个模式寄存器，另两个模式寄存器则预留给将来使用。DDR3使用全部4个模式寄存器。一个重要差异是DDR2 模式寄存器规定了读出操作的 CAS 时延，写入时延则是1减去模式寄存器读出时延设置。DDR3模式寄存器对 CAS 读出时延和写入时延的设置是唯一的。DDR3 SDRAM使用8n预取架构，在4个时钟周期中传送 8 个数据字。DDR2 SDRAM 使用 4n 预取架构，在 2个时钟周期中传送 4 个数据字。

GDDR是一种图形卡专用存储技术，目前规定的变种有四个：GDDR2、GDDR3、GDDR4 和 GDDR5。GDDR的技术与传统 DDR SDRAM 非常类似，但功率要求不同。其降低了功率要求，以简化冷却，提供更高性能的存储器模块。GDDR也是为更好地处理处理图形要求设计的。

JEDEC已经规定了DIMM标准，并继续工作，以规定基于新的内存类型和内存结构的新型 DIMM。DIMM数据宽度取决于 ECC(纠错码)支持。ECC 是用来检测和校正错误的8个校验位。标准DIMM 数据宽度在没有 ECC 时为 64 位，在有 8 个 ECC 位时为 72 位。

DIMM 主要结构有三个：UDIMMs, RDIMMs 和 FBDIMMs。每个 DIMM 结构都有自己的优点和局限性。UDIMM 是非寄存 DIMM。UDIMM 不缓冲 DIMM 上的DDR、DDR2和DDR3 SDRAM信号。

UDIMM是第一个 DIMM 实现方案。对单或双 DIMM 内存系统，UDIMM 的速度最快，成本最低。内存控制器中心直接控制所有DRAM信号。UDIMM上没有缓冲器或寄存器，会延迟内控制器中心和SDRAM之间的信号。内存控制器中心内存通道上拥有的UDIMM数量受到信号完整性限制。下述因素会降低信号完整性：提高内存时钟速度，提高走线长度，提高内存通道上 UDIMM 数量，提高UDIMM上的排列数量。内存控制器中心查看每个连接器、每条轨迹、每条轨迹分支和每个 SDRAM 针脚。树枝结构的阻抗问题限制着内存通道可以可靠运行的时钟频率和 UDIMM 数量。

采用单独内存通道的内存控制器为提高内存系统中的UDIMM 数量提供了一条途径。两条单独的内存通道可以支持两个高速 UDIMM，每条内存通道一个UDIMM。

RDIMM 是寄存双列直插内存模块。RDIMM 通过缓冲RDIMM上的RDIMM SDRAM时钟、命令信号和地址信号，减少树枝结构问题。时钟信号使用锁相环(PLL)缓冲，命令信号和地址信号使用寄存器锁存装置缓冲。

典型的寄存 DIMM 使用一个 PLL IC 及两个带寄存器的 IC 实现。内存控制器中心时钟、命令信号和地址信号查看主板轨迹、DIMM 连接器、RDIMM 寄存器和 RDIMM PLL 的阻抗。这降低了树枝结构，可以在内存通道上使用更多的 RDIMM，提高了速度。对双向DQ数据线和DQS数据选通线，其没有缓冲或降低信号负荷的优势。此外，RDIMM内存接入时间比UDIMM慢一个时钟周期，因为要求一个时钟周期，把命令和地址信号锁存到 RDIMM 上的寄存器中。

FB-DIMM是全面缓冲的DIMM。FB-DIMM使用DDR2SDRAM，FB-DIMM2使用DDR3 SDRAM。所有DDR2SDRAMs和DDR3 SDRAMs信号都在FB-DIMM和FBDIMM2 中带有 AMB(高级内存缓冲器)的 IC 上从内存系统中缓冲。