g_125487的博客

板子：正点原子达芬奇的FPGA开发板，后续FPGA学习硬件都是基于该开发板，软件环境基于vavido和modelsim完成显示屏算是一个比较常见的功能模块，最开始接触是一种长方形的模块，比较low像外面超市那种循环播放的红色字幕的屏幕。后来在接触就是oled屏幕，当时32学习这个屏幕也是主要围绕通信协议以及封装函数，显示都是直接调用封装好的函数，本身没有涉及太多的逻辑。今天来看看这个板卡配套的大屏幕的工作流程吧，了解屏幕的基本参数，通信原理以及图形显示等等。

记录一下OFDM学习中遇到的ip核使用方法，个人之前主要用Quatus，之前用ip核也比较少，记录一下配置过程吧以及一些参数的含义，避免我忘记，个人自用，有问题欢迎指出。记录一下东西能够让人心静下来，正处于秋招这个烦躁的时间点，希望一切能够有个好的结局吧。

正常来讲，OFDM发射机中，经过IFFT输出的两路信号分别是实部信号和虚部信号，完成基本的信号处理后需要进行DA转换，分别对cos和相差90度相位的cos相乘后进行信号叠加，进而完成信号发射的基本形式。本文是通过处理IFFT的输入，利用共轭的基本性质，最后使得IFFT的虚部信号输出基本为0，实际仿真得出虚部信号在（FE~01）之间，基本满足。提示：以下是本篇文章正文内容，下面案例可供参考共轭这个处理手段能够减少后面的一定操作，如果需要，可以简化整体的一个流程。

FIFO（First In First Out，即先入先出），是一种数据缓冲器，用来实现数据先入先出的读写方式。与 ROM 或 RAM 的按地址读写方式不同，FIFO 的读写遵循“先进先出”的原则，即数据按顺序写入 FIFO，先被写入的数据同样在读取的时候先被读出，所以 FIFO存储器没有地址线。FIFO有一个写端口和一个读端口外部无需使用者控制地址，使用方便。FIFO就是如果两个人同频，那么你们永远都不会走散，我的爱意先进先出，但是存满就会表达爱意哦~

PLL（Phase Locked Loop，即锁相环）是最常用的IP核之一，其性能强大，可以对输入到FPGA的时钟信号进行任意分频、倍频、相位调整、占空比调整，从而输出一个期望时钟，实际上，即使不想改变输入到 FPGA 时钟的任何参数，也常常会使用 PLL，因为经过 PLL 后的时钟在抖动（Jitter）方面的性能更好一些。Altera中的PLL是模拟锁相环，和数字锁相环不同的是模拟锁相环的优点是输出的稳定度高、相位连续可调、延时连续可调；缺点是当温度过高或者电磁辐射过强时会失锁（普通环境下不考虑该问题）

可以通过仿真码字不易 留下你的足迹！全部代码开源

/ ** 功能 ： 1、基于FPGA的串口多字节发送模块；// 2、可设置一次发送的字节数、波特率BPS、主时钟CLK_FRE；// 3、UART协议设置为起始位1bit，数据位8bit，停止位1bit，无奇偶校验（不可在端口更改，只能更改发送驱动源码）；// 4、每发送1次多字节后拉高指示信号一个周期，指示一次多字节发送结束；// 5、数据发送顺序，先发送低字节、再发送高字节。如：发送16’h12_34，先发送单字节8’h34，再发送单字节8’h12。

CRC校验（循环冗余校验）小知识CRC即循环冗余校验码（Cyclic Redundancy Check）：是数据通信领域中最常用的一种查错校验码，其特征是信息字段和校验字段的长度可以任意选定。循环冗余检查（CRC）是一种数据传输检错功能，对数据进行多项式计算，并将得到的结果附在帧的后面，接收设备也执行类似的算法，以保证数据传输的正确性和完整性。NAME：参数模型名称。WIDTH：宽度，即CRC比特数。POLY：生成项的简写，以16进制表示。

开发板B进行曼彻斯特译码。开发软件：quartus II 语言：Verilog 译码时钟与数据来源之间的相位差随机，不稳定，导致译码错误。