fpga学习
文章平均质量分 73
ThreeYear_s
喜欢嵌入式开发设计,掌握使用AD软件、EDA软件进行原理图设计与PCB绘制,正在学习C语言、Verilog语言分别进行STM32、FPGA的学习,记录自己的成长过程,打怪升级我能行,加油自信臭小子
展开
-
Quatus软件Verilog调用同步FIFO ip核步骤
FIFO(First In First Out,即先入先出),是一种数据缓冲器,用来实现数据先入先出的读写方式。与 ROM 或 RAM 的按地址读写方式不同,FIFO 的读写遵循“先进先出”的原则,即数据按顺序写入 FIFO,先被写入的数据同样在读取的时候先被读出,所以 FIFO存储器没有地址线。FIFO有一个写端口和一个读端口外部无需使用者控制地址,使用方便。FIFO就是如果两个人同频,那么你们永远都不会走散,我的爱意先进先出,但是存满就会表达爱意哦~原创 2024-06-01 16:52:44 · 412 阅读 · 0 评论 -
Quatus软件Verilog调用PLL ip核步骤
PLL(Phase Locked Loop,即锁相环)是最常用的IP核之一,其性能强大,可以对输入到FPGA的时钟信号进行任意分频、倍频、相位调整、占空比调整,从而输出一个期望时钟,实际上,即使不想改变输入到 FPGA 时钟的任何参数,也常常会使用 PLL,因为经过 PLL 后的时钟在抖动(Jitter)方面的性能更好一些。Altera中的PLL是模拟锁相环,和数字锁相环不同的是模拟锁相环的优点是输出的稳定度高、相位连续可调、延时连续可调;缺点是当温度过高或者电磁辐射过强时会失锁(普通环境下不考虑该问题)原创 2024-06-01 15:32:27 · 767 阅读 · 0 评论 -
FPGA Verilog 串行转并行(1位-16位)带tb
可以通过仿真码字不易 留下你的足迹!全部代码开源原创 2023-12-07 11:43:30 · 125 阅读 · 1 评论 -
FPGA Verilog 实现串口发送任意字节数据(8的倍数)已通过上板验证支持常用波特率
/ ** 功能 : 1、基于FPGA的串口多字节发送模块;// 2、可设置一次发送的字节数、波特率BPS、主时钟CLK_FRE;// 3、UART协议设置为起始位1bit,数据位8bit,停止位1bit,无奇偶校验(不可在端口更改,只能更改发送驱动源码);// 4、每发送1次多字节后拉高指示信号一个周期,指示一次多字节发送结束;// 5、数据发送顺序,先发送低字节、再发送高字节。如:发送16’h12_34,先发送单字节8’h34,再发送单字节8’h12。原创 2023-11-19 12:15:38 · 583 阅读 · 3 评论 -
Verilog 实现CRC_16(DNP)协议校验码已通过仿真
CRC校验(循环冗余校验)小知识CRC即循环冗余校验码(Cyclic Redundancy Check):是数据通信领域中最常用的一种查错校验码,其特征是信息字段和校验字段的长度可以任意选定。循环冗余检查(CRC)是一种数据传输检错功能,对数据进行多项式计算,并将得到的结果附在帧的后面,接收设备也执行类似的算法,以保证数据传输的正确性和完整性。NAME:参数模型名称。WIDTH:宽度,即CRC比特数。POLY:生成项的简写,以16进制表示。原创 2023-11-19 11:51:55 · 468 阅读 · 1 评论 -
Verilog问题求助:采样信号与被采样信号之间的相位差随机 (场景:2个CPLD开发板之间的曼彻斯特编码与译码)应该用什么思路进行解决?
开发板B进行曼彻斯特译码。开发软件:quartus II 语言:Verilog 译码时钟与数据来源之间的相位差随机,不稳定,导致译码错误。原创 2023-07-11 16:21:42 · 133 阅读 · 0 评论