![](https://img-blog.csdnimg.cn/37b79540331d488a81974c8dee95ac72.jpeg?x-oss-process=image/resize,m_fixed,h_224,w_224)
Verilog基础语法和经验
文章平均质量分 74
verilog原理,语法,代码经验。
GalaxyerKw
努力学习,不当鸽子✧*。٩(ˊωˋ*)و✧*。
展开
-
【Verilog】跨时钟域处理(二)——脉冲同步电路
脉冲同步电路(跨时钟域处理)原创 2022-10-31 17:31:55 · 2181 阅读 · 0 评论 -
【Verilog】跨时钟域处理(一)——多bit MUX同步
多bit MUX同步(跨时钟域处理)原创 2022-10-31 16:22:03 · 3473 阅读 · 4 评论 -
【Verilog】用双口RAM实现同步FIFO
https://www.nowcoder.com/practice/3ece2bed6f044ceebd172a7bf5cfb416?tpId=302&tqId=5000603&ru=/exam/oj&qru=/ta/verilog-advanced/question-ranking&sourceUrl=%2Fexam%2Foj%3Fpage%3D1%26tab%3DVerilog%25E7%25AF%2587%26topicId%3D302原创 2022-10-31 14:53:28 · 2051 阅读 · 2 评论 -
【Verilog】时钟奇分频实战经验
时钟奇分频二三事,浅谈,交流学习。原创 2022-10-25 20:32:19 · 1334 阅读 · 3 评论 -
【Verilog】valid-ready双向握手机制 ——很绕但是很有意思
valid-ready双向握手机制。原创 2022-10-25 17:13:39 · 6312 阅读 · 7 评论 -
【Verilog】10.10练习题——Verilog语法知识点补充 和 一些注意点
verilog一些高级语法和代码技巧。原创 2022-10-10 16:59:28 · 1907 阅读 · 4 评论 -
【Verilog】【Vivado】计数器示例
使用计数器,让板载led每0.5秒改变一次状态。计数器cnt模块:module counter#( parameter CNT_MAX = 25'd24_999_999 //parameter定义参数(宏定义))( input wire sys_clk, input wire sys_rst_n, output reg led_out);reg [24:0] cnt; //25位宽的计数器 /* 计数原创 2022-03-23 15:28:16 · 7084 阅读 · 1 评论 -
【Verilog】子模块连接相关问题(加法器及其优化)
通过wire变量达成不同子模块的互相连接我们通过创建wire变量互通这几个子模块的q→d,然后通过端口名称互联子模块与顶层模块:程序如下:写出这个程序你需要知道的知识:①子模块的定义,声明和调用(实例化)。②子模块与顶层的连接方法(by name)。③wire变量存放二进制信号,由此起到承接作用。【练习地址链接:Module shift】稍复杂一些的例子注意:①此例不仅需要互联子模块,而且需要传输多位的信号。②关键性的一步在最后四个8位信号经过“信号选择器”(梯形元件),并由原创 2021-09-14 15:00:34 · 8767 阅读 · 8 评论