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数字前端
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DC 时序约束
本文如果有错,欢迎留言更正;此外,转载请标明出处 http://www.cnblogs.com/IClearner/ ,作者:IC_learner前面介绍的设计都不算很复杂,都是使用时钟的默认行为作为电路的约束,都存在有路径给你约束,即信号的变化要在一个时钟周期内完成,并达到稳定值,以满足寄存器的建立和保持的要求。此外进行可测性设计(design for test)时,为了提高测试的转载 2017-10-16 19:40:18 · 10928 阅读 · 0 评论 -
格雷码转换
1.什么是格雷码? 格雷码的特点:相邻的两个数之间只有一位不同。这就是格雷码存在的意义。2.二进制转换格雷码方法方法一:递归法,我喊作:顺序逆序递归法 1. 1位格雷码有2个码字:0和1 2. (n+1)位格雷码中的前2^n(2的N次方)个字码等于n位格雷码的码字,按顺序书写,加前缀0. 3. (n+1)位格雷码中的后2^n(2的N次方)个原创 2017-10-13 17:56:19 · 2044 阅读 · 0 评论 -
简明 异步FIFO设计
异步fifo的设计(FPGA)原文摘自:http://www.cnblogs.com/aslmer/p/6114216.html本文首先对异步 FIFO 设计的重点难点进行分析最后给出详细代码一、FIFO简单讲解FIFO的本质是RAM, 先进先出重要参数:fifo深度(简单来说就是需要存多少个数据) fifo位宽(每转载 2018-01-22 17:04:10 · 607 阅读 · 0 评论 -
Quartus 综合tcl文件要求
Quartus综合的设置文件是目录下的.qsf文件,但是不建议单独去修改该文件,因为Quartus软件会自动修改配置,从而覆盖用户配置。但是如果你改了,然后点save Project,配置也能生效。比较常规的方式是使用tcl文件配置。Quartus综合自定义的tcl文件:(1) tcl文件(放到综合时工程目录下)A、添加设备及工程约束:set_global_assign原创 2018-01-25 17:31:41 · 2547 阅读 · 0 评论