有感于B站某不烦学长的专栏,救我一命,经历了一个学期的摧残之后,我也发一下实验报告,实验是在dyb老师的指导下完成的
……对于实验报告,我会尽量按照格式去写,在最后可能会附一点Verilog的讲解,Verilog在最后的期末考试中占比并不大,而且相对简单,和实验要求的相比真的差了很多,最后两次实验真的难的要死
最后我要说明一下,实验由于疫情的原因后面几次是线上实验,由仿真完成,而且验收的条件也宽松很多,所以如果是线下实验的话谨慎参考
写得会比较简单,我也肝不太动了
有感于B站某不烦学长的专栏,救我一命,经历了一个学期的摧残之后,我也发一下实验报告,实验是在dyb老师的指导下完成的
……对于实验报告,我会尽量按照格式去写,在最后可能会附一点Verilog的讲解,Verilog在最后的期末考试中占比并不大,而且相对简单,和实验要求的相比真的差了很多,最后两次实验真的难的要死
最后我要说明一下,实验由于疫情的原因后面几次是线上实验,由仿真完成,而且验收的条件也宽松很多,所以如果是线下实验的话谨慎参考
写得会比较简单,我也肝不太动了