[SVA]Assertion中常用的采样值函数$rose，$fell，$past，$changed詳解

本文链接：https://blog.csdn.net/gsjthxy/article/details/103693125

Assertion中的采样函数

前言：在SoC驗證過程中，我們經常需要Check一些信號的Value，SystemVerilog Assertion為我們提供了一些採樣值函數來幫我們做這些事情。为什么我们称这些函数为“採樣值函數”呢？这是因为它们仅在推定区域中的表达式的采样值在两个连续时钟边缘处不同时才被触发。

No.	Function	Description
1	$rose(var)	如果变量值变为1，返回true, 否则返回false。 $rose表示在前一个clk边缘的表达式被采样为'0'（或'x'或'z'），并且它在这个时钟边沿被采样为'1'
2	$fell(var)	如果变量值变为0，返回true，否则返回false。$fell表示前一个值应该取样为'1'（或'x'或'z'）而且当前值为'0'
3	$sampled(var)	返回变量在clock tick时候的值，一般情况下不太用，但在变量在clock tick和simulation time的值不一致时，用$sampled()可以避免混乱
4	$stable(var)	顾名思义，$stable会寻找它的表达式在两个时钟边沿（即两个采样边沿）之间是稳定的。它评估当前时钟边沿的表达式并将其与前一个时钟边沿处的采样值进行比较。如果两个值相同，则检查通过如果变量值不变，返回true，否则返回false
5	$changed(var)	如果变量值改变，返回true，否则返回false
6	$past(var，num_of_ticks, enable)	获得num_of_ticks之前的变量值，enable起到一个gating作用