Unified Coverage Interoperability Standard (UCIS)
复杂电子电路的验证经常需要使用多种验证工具,可能来自多个供应商,并采用不同的验证技术。可能来自多个供应商,并采用不同的验证技术。统一覆盖互操作性标准 (UCIS) 提供了一个应用编程接口 (API),可在软件仿真器、硬件加速器、符号加速器、定制软件和系统之间共享覆盖率数据。软件模拟器、硬件加速器、符号模拟、形式工具或定制验证工具之间共享覆盖率数据。验证工具之间共享覆盖率数据。覆盖率数据通常在验证过程中使用,以确定在使用不同工具和方法时是否达到了验证目标。在使用不同工具和方法时,覆盖率数据通常用于确定是否达到了验证目标。现在,设计的复杂性不断增加,这就要求不同工具之间共享覆盖率数据,以实现数据在不同工具之间共享,以实现验证闭合。本文档定义了 UCIS,它是在多种工具间交换验证覆盖率的通用标准。本文档介绍了 UCIS,括 UCIS API、被称为 UCIS 数据库(UCIS 数据库)的覆盖率数据库的抽象表示。本文档介绍了 UCIS API、被称为 UCIS 数据库 (UCISDB) 的覆盖率数据库抽象表示法、基于文本的互操作性 XML 交换格以及如何使用 UCIS 开发统一覆盖率的示例。
Accellera Standard for VERILOG-AMS - Analog and Mixed-signal Ext
Accellera Standard for VERILOG-AMS - Analog and Mixed-signal Extensions to Verilog HDL
可综合的SystemVerilog,打破 SystemVerilog仅用于验证的神话
SystemVerilog 不仅仅用于验证!在最初设计 SystemVerilog 标准时,其主要目标之一是创建可综合的复杂硬件设计模型。SystemVerilog的主要目标之一是为复杂的硬件设计创建可综合的模型更准确、代码行数更少。这一目标已经实现,Synopsys 公司在 Design Compiler (DC) 和 Synplify-Pro 中出色地实现了 SystemVerilog。本文详细分析了用于 ASIC 和 FPGA 设计的 SystemVerilog 可综合子集,并介绍了使用这些构造的优势、
并介绍了与传统 Verilog 相比使用这些构造的优势。读者将读者将从本文中获得新的 RTL 建模技巧,这些技巧确实能以更少的代码行数进行建模,同时还能以更少的代码行数进行建模。同时还能减少潜在的设计错误,实现较高的综合结果质量 (QoR)。目标受众 参与 RTL 设计和综合的工程师,针对 ASIC 和 FPGA实现。
AXI4 Spec中文版及常见问题解答
AXI4 Spec中文版及常见问题解答,涵盖了面试常见的一些问题及系统总线的研究。
PCIe Spec中文版,PCIe系统体系结构导读
PCIe Spec中文版,PCIe系统体系结构导读,经典的PCIe入门资料,中文版
uvm-testbench-gen
提供一个通过GUI方式自动生成UVM环境的工具,uvm_testbench_gen。工具来源于DVCon US 2022的一篇论文:Novel GUI Based UVM Test Bench Template Builder。uvm_testbench_gen使用python的tkinter编写,其主要目的在于提升UVM环境搭建效率,缩减前期验证环境准备时间。使用方法参见博文:https://xueying.blog.csdn.net/article/details/130598532?spm=1001.2014.3001.5502
Verdi and Siloti Command Reference
Verdi用户手册最新版,基于Version U-2023.03, March 2023.Verdi主要用于生成fsdb模型,同VCS使用的vcd文件相比,verdi使用的fsdb相当于vcd文件经过霍夫编码压缩之后的精简版,可用于查看fsdb波形并追踪RTL代码。
虽说verdi、modelsim都是用来调试波形, modelsim与verdi相比,最大的缺点是波形不会全dump,wave窗口拉不全的话需要重新跑,而verdi边运行边查看。具体做法是,在使用tcl指令,在运行仿真时,设置仿真时间,每次run完毕之后,在nWave窗口中file——>自动加载(shift+L快捷键),异常方便!
开源AMBA AHB VIP
当今的SoC芯片,普遍包含大量的工业标准接口同外围设备相连。 在验证设计过程中,这些接口被用于和测试testbench相连接。这些沟通桥梁,被称为 Verification IP (VIP) 的模块实现。Verification IP (VIP) 是一种特殊的IP Core。它将一个接口的BFM 和 Test Harness features 结合在一起。VIP在芯片验证中的应用场景众多,不管是在IP Level还是在SoC Level随处可见它的身影。拥有VIP,无惧芯片设计挑战。而在当今的芯片领域,用的最多的可能还是标准总线APB/AHB/AXI等。提到VIP,估计大家最先想到的就是Cadence和Synopsys了。没错,他们是目前最大的两家VIP提供商。不过,那是商业VIP。商业VIP虽好,但是贵呀!很多小公司的预算有限,很多时候都舍不得买,而我们个人想学习用那就更是买不起了。不过好消息来了,我找到一些高质量的开源AMBA VIP,今天就分享给大家,供大家学习研究那是妥妥的没问题,有的甚至都已经成功的被用到一些公司的验证环境了。
开源AMBA APB VIP
当今的SoC芯片,普遍包含大量的工业标准接口同外围设备相连。 在验证设计过程中,这些接口被用于和测试testbench相连接。这些沟通桥梁,被称为 Verification IP (VIP) 的模块实现。Verification IP (VIP) 是一种特殊的IP Core。它将一个接口的BFM 和 Test Harness features 结合在一起。VIP在芯片验证中的应用场景众多,不管是在IP Level还是在SoC Level随处可见它的身影。拥有VIP,无惧芯片设计挑战。而在当今的芯片领域,用的最多的可能还是标准总线APB/AHB/AXI等。提到VIP,估计大家最先想到的就是Cadence和Synopsys了。没错,他们是目前最大的两家VIP提供商。不过,那是商业VIP。商业VIP虽好,但是贵呀!很多小公司的预算有限,很多时候都舍不得买,而我们个人想学习用那就更是买不起了。不过好消息来了,我找到一些高质量的开源AMBA VIP,今天就分享给大家,供大家学习研究那是妥妥的没问题,有的甚至都已经成功的被用到一些公司的验证环境了。
开源AMBA AXI4 VIP
当今的SoC芯片,普遍包含大量的工业标准接口同外围设备相连。 在验证设计过程中,这些接口被用于和测试testbench相连接。这些沟通桥梁,被称为 Verification IP (VIP) 的模块实现。Verification IP (VIP) 是一种特殊的IP Core。它将一个接口的BFM 和 Test Harness features 结合在一起。VIP在芯片验证中的应用场景众多,不管是在IP Level还是在SoC Level随处可见它的身影。拥有VIP,无惧芯片设计挑战。而在当今的芯片领域,用的最多的可能还是标准总线APB/AHB/AXI等。提到VIP,估计大家最先想到的就是Cadence和Synopsys了。没错,他们是目前最大的两家VIP提供商。不过,那是商业VIP。商业VIP虽好,但是贵呀!很多小公司的预算有限,很多时候都舍不得买,而我们个人想学习用那就更是买不起了。不过好消息来了,我找到一些高质量的开源AMBA VIP,今天就分享给大家,供大家学习研究那是妥妥的没问题,有的甚至都已经成功的被用到一些公司的验证环境了。
湖南大学量子力学课件,量子力学入门级教案
湖南大学量子力学课件,量子力学入门级教案。
VCS用户手册,对应版本号为:R-2020.12-SP2,发布于June 2021
VCS用户手册,对应版本号为:R-2020.12-SP2,发布于June 2021
使用VCS的门级仿真和最佳实践(Gate-Level Simulation with VCS and Best Practic)
使用VCS的门级仿真和最佳实践(Gate-Level Simulation with VCS and Best Practic)。
UVMC应用案例代码分享
尽管 UVM 为构建参考模型提供了高级抽象,但 SystemC 在用于设计和验证的高级模型方面具有传统。 为了允许在 UVM 测试平台中重用使用 SystemC 编写的参考模型,UVMC 在 SystemC 和 SystemVerilog UVM 模型和组件之间提供 TLM1 和 TLM2 连接。在此代码包中将提供一个完整的UVMC应用案例,供大家参考。
SystemC User’s Guide(SystemC使用手册)
本文档还没有描述新的SystemC 2.0特定的语言特性。请参阅SystemC 2.0功能规范文档。SystemC是一个c++类库和一种方法,您可以使用它来有效地创建软件算法、硬件架构和SoC(芯片上的系统)接口和系统级设计的周期精确模型。您可以使用SystemC和标准c++开发工具来创建系统级模型,快速模拟以验证和优化设计,探索各种算法,并为硬件和软件开发团队提供系统的可执行规范。可执行规范本质上是一个c++程序,它在执行时表现出与系统相同的行为。
CMake官⽅⽂档CMake Tutorial
本⽂是CMake官⽅⽂档CMake Tutorial (http://www.cmake.org/cmake/help/cmake_tutorial.html) 的翻译。通过⼀个样例⼯程从简
单到复杂的完善过程,⽂档介绍了 CMake 主要模块( cmake , ctest , cpack )的功能和使⽤环境;从中可以⼀窥 cmake 的⼤体形貌。
正⽂如下:本⽂下述内容是⼀个⼿把⼿的使⽤指南;它涵盖了 CMake 需要解决的公共构建系统的⼀些问题。这些主题中的许多主题已经在 `Mastering CMake ⼀书中以单独的章节被介绍过,但是通过⼀个样例⼯程看⼀看它们如何⼯作也是⾮常有帮助的。本指南可以在 CMake 源码树的Tests/Tutorial路径下找到。每⼀步都有它⾃⼰的⼦路径,其中包含该步骤的⼀个完整的指南。
Synopsys_SVA_OVL检查库应用指南
验证与设计不同,尤其是初学者,验证会成为一盘散沙——无规可循。然而
为了能够实现验证平台的重用,需要标准的验证语言和标准的验证库。这样一来
在验证的过程中只需要调用验证库中的库单元就可以实现验证的重用。所以为了
解决验证的混乱局面,特此依据 Synopsys 的 SVL 库进行翻译,该库与 OVL 的
使用方式相同,每次的检查对象仅需要例化对应的库单元就可以实现。
其原文来自于 Synopsys 的 SystemVerilog 检查库的讲解文档,翻译难免有错
和生硬的地方,所以请参照相应文件进行阅读。
最后将 Serikanth Vijayaraghavan 和 Meyyappan Ramanathan 编著的《A
Practical Guide for SystemVerilog Assertions》的第一章翻译放置在附录 A 中,以
供阅者参考。
SystemVerilog Assertion语法总结及应用图例
SystemVerilog Assertion语法总结及应用图例
500个Excel函数模板.zip
这个压缩包中包含了500个常用的Excel模板,含有常用函数的实例、常见图表的绘制,以及数据透视表的做法,非常适合职场人士学习,提供工作效率。
Python3源代码.rar
次源码包提供了Python3相关的100余个例子,从基础的正则表达式到文件解析,再到网络爬虫。并且带有详尽的注释,非常适合初学者,强烈推荐。
集成电路设计CAD-EDA工具实用教程1-Spectre-Verilog数模混合仿真.ppt
本文详细讲解了Cadence的Spectre–Verilog混合信号仿真步骤,可作为新人教案,也可作为工程技术人员的参考。目前市面上相关资料特别少,值得推荐。
快速仿真和数模混合仿真软件.ppt
浙江大学数模混合仿真课件,深度讲解了Cadence的Ultrasim、Spectre、Spectre-Verilog仿真工具的用法,非常好的数模混合仿真教材。目前市面上相关资料特别少,值得推荐。
LDO低压差线性稳压器核心电路的设计.pdf
本文主要设计的是一个LDO低压差线性稳压器,工作在3V~5V的电压下,输出
电压为2.5V,能够驱动的最小电阻为2.5f2,最大的负载电流为1A。本设计的核心电路是由基准电压源模块,误差放大器模块,反馈模块,PMOS调整管四个模块组成
pll-for-high-frequency-receivers-and-transmitters-3_cn.pdf
本文将考察PLL频率合成器的主要构建模块。我们还将比较整数N和小数N架构。最后将总结市场上现有的VCO,同时列出ADI的现有频率合成器系列。
pll-for-high-frequency-receivers-and-transmitters-2.pdf
本文侧重于详细考察与PLL相关的两个关 键技术规格:相位噪声和参考杂散。导致相位噪声和参考杂 散的原因是什么,如何将其影响降至最低?讨论将涉及测量 技术以及这些误差对系统性能的影响。我们还将考虑输出漏 电流,举例说明其在开环调制方案中的重要意义。
可测试性设计与ATPG.ppt
非常详细的DFT入门资料,详细介绍了常见的DFT模型,以及Scan mode测试技术。最后介绍了ATPG Flow。
verilog数据类型及应用.ppt
非常详细的Verilog数据类型讲解,适合作为新人培训教材,也可作为工程技术人员的查询手册。值得推荐。
2007全国大学生电子设计竞赛获奖作品汇编
2007全国大学生电子设计竞赛获奖作品汇编,非常詳細的資料,用於電子設計大賽備戰,以及電路設計學習。亦可作為工程設計人員的參考。