2019年05月_元直数字电路验证

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原创 [SV]SystemVerilog小技巧

一、在循環體中，取出變量的某幾個bit，此時MSB與LSB不能同時含有變量。舉一個例子：bit [3:0] i, j;bit [31:0] wdata[4];for(int i = 0; i < 3; i++) begin for(int j = 0; j < 3; j++) begin frame_data[i*4+j] = wdat...

2019-05-31 20:20:05 2178

原创 [Perl]列錶處理工具List::Util

一、List::Util 是一个实用的对列表进行操作的功能函数工具集合。use List::Util qw( reduce any all none notall first max maxstr min minstr product sum sum0 pairs unpairs pairkeys pairvalues pairfirst pairgrep pairmap s...

2019-05-31 20:05:02 432

原创 [Perl]Perl5.10新特性的應用之智能匹配

一、智能匹配操作符 1、Perl 5.10及以上版本中的智能匹配操作符（~~）会根据需要选择恰当的方式比较两端的操作数。它只用于判断操作数是否相同，在比较大小时就不能用了，老老实实的用传统的比较操作符吧。智能匹配操作符~~和前面讲的绑定操作符=~很像，不过相对来说~~操作符更强悍一些，他甚至可以代替绑定操作符。如下：#!/usr/bin/perlmy $flag = 0;...

2019-05-31 19:39:09 460

原创 [Perl]Perl5.10新特性的應用之given-when

一、在Perl5.10.0及以上的版本中，新增加了智能匹配和given-when結構。在文本處理中可以大顯身手。與if-elsif-else結構不同的是，在given-when結構中，當滿足某個條件時，並不是結束測試，而是會繼續向下測試。#!/usr/bin/perluse strict;use 5.010001;given( $ARGV[0] ) { when...

2019-05-31 09:03:06 369

原创 [Perl]格式化輸出及格式定制

一、工具：format模板Perl支持用format关键字来定义格式化输出的模板，然后使用write按指定模板输出数据。1、基本语法 (1)格式行語法：以@或^开头 @、^后的<,>,|长度决定了字段的长度，如果变量超出定义的长度将被截断 <, >, |还分别表示左对齐，右对齐，居中对齐 ^用于多行文本填充 (2)值域行語法：@####....

2019-05-16 08:41:58 721

原创 [Perl]Perl哈希（Hash）的语法及应用

1、在用Script Parse文件的過程中，構建一個好的數據結構是非常重要的。只有前期的數據結構建的好，才能的開發和維護才能得心應手。本文主要介紹二維Hash的構建以及Access。2、所謂的二維Hash，就是在Hash裡面存放Hash，key <=> value對中的value是Hash，如：my %hash;my %sub_hash;$sub_hash{"id"}...

2019-05-15 20:19:20 1915

原创 [Perl]用Perl读写Excel --- 实测案例分析

一、官方文件鏈接(link)二、此例的用意在於通過Parse Spec，自動生成代碼。不輪是DE還是DV，都會用到，將繁瑣的工作自動化。三、程序範例 SYNOPSIS，Spreadsheet::ParseExcel - Read information from an Excel file. #!/usr/bin/perl -w use strict;use Spread...

2019-05-15 20:12:45 2607

转载 MIPI Spec Study Share（一）

一、MIPI聯盟官網<https://www.mipi.org/>，在上面可以下載最新的Spec，如M-PHY_V4.1、DigRF_V4.0等。二、其他學習資料：1、MIPI扫盲——What the hell is mipi？http://blog.chinaaet.com/justlxy/p/51000524652、MIPI扫盲——D-PHY介绍（一）http://bl...

2019-05-08 19:35:05 1598

Unified Coverage Interoperability Standard (UCIS)

复杂电子电路的验证经常需要使用多种验证工具，可能来自多个供应商，并采用不同的验证技术。可能来自多个供应商，并采用不同的验证技术。统一覆盖互操作性标准 (UCIS) 提供了一个应用编程接口 (API)，可在软件仿真器、硬件加速器、符号加速器、定制软件和系统之间共享覆盖率数据。软件模拟器、硬件加速器、符号模拟、形式工具或定制验证工具之间共享覆盖率数据。验证工具之间共享覆盖率数据。覆盖率数据通常在验证过程中使用，以确定在使用不同工具和方法时是否达到了验证目标。在使用不同工具和方法时，覆盖率数据通常用于确定是否达到了验证目标。现在，设计的复杂性不断增加，这就要求不同工具之间共享覆盖率数据，以实现数据在不同工具之间共享，以实现验证闭合。本文档定义了 UCIS，它是在多种工具间交换验证覆盖率的通用标准。本文档介绍了 UCIS，括 UCIS API、被称为 UCIS 数据库（UCIS 数据库）的覆盖率数据库的抽象表示。本文档介绍了 UCIS API、被称为 UCIS 数据库 (UCISDB) 的覆盖率数据库抽象表示法、基于文本的互操作性 XML 交换格以及如何使用 UCIS 开发统一覆盖率的示例。

2024-09-12

Accellera Standard for VERILOG-AMS - Analog and Mixed-signal Ext

Accellera Standard for VERILOG-AMS - Analog and Mixed-signal Extensions to Verilog HDL

2024-09-11

可综合的SystemVerilog，打破 SystemVerilog仅用于验证的神话

SystemVerilog 不仅仅用于验证！在最初设计 SystemVerilog 标准时，其主要目标之一是创建可综合的复杂硬件设计模型。SystemVerilog的主要目标之一是为复杂的硬件设计创建可综合的模型更准确、代码行数更少。这一目标已经实现，Synopsys 公司在 Design Compiler (DC) 和 Synplify-Pro 中出色地实现了 SystemVerilog。本文详细分析了用于 ASIC 和 FPGA 设计的 SystemVerilog 可综合子集，并介绍了使用这些构造的优势、并介绍了与传统 Verilog 相比使用这些构造的优势。读者将读者将从本文中获得新的 RTL 建模技巧，这些技巧确实能以更少的代码行数进行建模，同时还能以更少的代码行数进行建模。同时还能减少潜在的设计错误，实现较高的综合结果质量 (QoR)。目标受众参与 RTL 设计和综合的工程师，针对 ASIC 和 FPGA实现。

2024-09-11

AXI4 Spec中文版及常见问题解答

AXI4 Spec中文版及常见问题解答，涵盖了面试常见的一些问题及系统总线的研究。

2023-09-08

PCIe Spec中文版，PCIe系统体系结构导读

PCIe Spec中文版，PCIe系统体系结构导读，经典的PCIe入门资料，中文版

2023-09-08

uvm-testbench-gen

提供一个通过GUI方式自动生成UVM环境的工具，uvm_testbench_gen。工具来源于DVCon US 2022的一篇论文：Novel GUI Based UVM Test Bench Template Builder。uvm_testbench_gen使用python的tkinter编写，其主要目的在于提升UVM环境搭建效率，缩减前期验证环境准备时间。使用方法参见博文：https://xueying.blog.csdn.net/article/details/130598532?spm=1001.2014.3001.5502

2023-05-10

Verdi and Siloti Command Reference

Verdi用户手册最新版，基于Version U-2023.03, March 2023.Verdi主要用于生成fsdb模型，同VCS使用的vcd文件相比，verdi使用的fsdb相当于vcd文件经过霍夫编码压缩之后的精简版，可用于查看fsdb波形并追踪RTL代码。虽说verdi、modelsim都是用来调试波形， modelsim与verdi相比，最大的缺点是波形不会全dump，wave窗口拉不全的话需要重新跑，而verdi边运行边查看。具体做法是，在使用tcl指令，在运行仿真时，设置仿真时间，每次run完毕之后，在nWave窗口中file——>自动加载（shift+L快捷键），异常方便！

2023-04-11

开源AMBA AHB VIP

当今的SoC芯片，普遍包含大量的工业标准接口同外围设备相连。在验证设计过程中，这些接口被用于和测试testbench相连接。这些沟通桥梁，被称为 Verification IP (VIP) 的模块实现。Verification IP (VIP) 是一种特殊的IP Core。它将一个接口的BFM 和 Test Harness features 结合在一起。VIP在芯片验证中的应用场景众多，不管是在IP Level还是在SoC Level随处可见它的身影。拥有VIP,无惧芯片设计挑战。而在当今的芯片领域，用的最多的可能还是标准总线APB/AHB/AXI等。提到VIP，估计大家最先想到的就是Cadence和Synopsys了。没错，他们是目前最大的两家VIP提供商。不过，那是商业VIP。商业VIP虽好，但是贵呀！很多小公司的预算有限，很多时候都舍不得买，而我们个人想学习用那就更是买不起了。不过好消息来了，我找到一些高质量的开源AMBA VIP，今天就分享给大家，供大家学习研究那是妥妥的没问题，有的甚至都已经成功的被用到一些公司的验证环境了。

2022-12-09

开源AMBA APB VIP

2022-12-09

开源AMBA AXI4 VIP

2022-12-09

湖南大学量子力学课件，量子力学入门级教案

湖南大学量子力学课件，量子力学入门级教案。

2022-12-09

VCS用户手册，对应版本号为：R-2020.12-SP2，发布于June 2021

2022-11-04

使用VCS的门级仿真和最佳实践（Gate-Level Simulation with VCS and Best Practic）

使用VCS的门级仿真和最佳实践（Gate-Level Simulation with VCS and Best Practic）。

2022-10-08

UVMC应用案例代码分享

尽管 UVM 为构建参考模型提供了高级抽象，但 SystemC 在用于设计和验证的高级模型方面具有传统。为了允许在 UVM 测试平台中重用使用 SystemC 编写的参考模型，UVMC 在 SystemC 和 SystemVerilog UVM 模型和组件之间提供 TLM1 和 TLM2 连接。在此代码包中将提供一个完整的UVMC应用案例，供大家参考。

2022-09-15

SystemC User’s Guide（SystemC使用手册）

本文档还没有描述新的SystemC 2.0特定的语言特性。请参阅SystemC 2.0功能规范文档。SystemC是一个c++类库和一种方法，您可以使用它来有效地创建软件算法、硬件架构和SoC(芯片上的系统)接口和系统级设计的周期精确模型。您可以使用SystemC和标准c++开发工具来创建系统级模型，快速模拟以验证和优化设计，探索各种算法，并为硬件和软件开发团队提供系统的可执行规范。可执行规范本质上是一个c++程序，它在执行时表现出与系统相同的行为。

2022-07-21

CMake官⽅⽂档CMake Tutorial

本⽂是CMake官⽅⽂档CMake Tutorial (http://www.cmake.org/cmake/help/cmake_tutorial.html) 的翻译。通过⼀个样例⼯程从简单到复杂的完善过程，⽂档介绍了 CMake 主要模块（ cmake , ctest , cpack ）的功能和使⽤环境；从中可以⼀窥 cmake 的⼤体形貌。正⽂如下：本⽂下述内容是⼀个⼿把⼿的使⽤指南；它涵盖了 CMake 需要解决的公共构建系统的⼀些问题。这些主题中的许多主题已经在 `Mastering CMake ⼀书中以单独的章节被介绍过，但是通过⼀个样例⼯程看⼀看它们如何⼯作也是⾮常有帮助的。本指南可以在 CMake 源码树的Tests/Tutorial路径下找到。每⼀步都有它⾃⼰的⼦路径，其中包含该步骤的⼀个完整的指南。

2022-07-21

Synopsys_SVA_OVL检查库应用指南

验证与设计不同，尤其是初学者，验证会成为一盘散沙——无规可循。然而为了能够实现验证平台的重用，需要标准的验证语言和标准的验证库。这样一来在验证的过程中只需要调用验证库中的库单元就可以实现验证的重用。所以为了解决验证的混乱局面，特此依据 Synopsys 的 SVL 库进行翻译，该库与 OVL 的使用方式相同，每次的检查对象仅需要例化对应的库单元就可以实现。其原文来自于 Synopsys 的 SystemVerilog 检查库的讲解文档，翻译难免有错和生硬的地方，所以请参照相应文件进行阅读。最后将 Serikanth Vijayaraghavan 和 Meyyappan Ramanathan 编著的《A Practical Guide for SystemVerilog Assertions》的第一章翻译放置在附录 A 中，以供阅者参考。

2022-07-07

空空如也

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Synopsys_SVA_OVL检查库应用指南

SystemVerilog Assertion语法总结及应用图例

500个Excel函数模板.zip

Python3源代码.rar

集成电路设计CAD-EDA工具实用教程1-Spectre-Verilog数模混合仿真.ppt

快速仿真和数模混合仿真软件.ppt

LDO低压差线性稳压器核心电路的设计.pdf

pll-for-high-frequency-receivers-and-transmitters-3_cn.pdf

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可测试性设计与ATPG.ppt

verilog数据类型及应用.ppt

2007全国大学生电子设计竞赛获奖作品汇编

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