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转载 阻抗匹配是什么意思?阻抗匹配原理詳解
前言:本文主要详解什么是阻抗匹配,首先介绍了输入及输出阻抗是什么,其次介绍了阻抗匹配的原理,最后阐述了阻抗匹配的应用领域,具体的跟随小编一起来了解一下吧。 一、输入阻抗 输入阻抗是指一个电路输入端的等效阻抗。在输入端上加上一个电压源U,测量输入端的电流I,则输入阻抗Rin就是U/I。你可以把输入端想象成一个电阻的两端,这个电阻的阻值,就是输入阻抗。 输入阻抗跟一个...
2019-06-30 09:48:40 749
原创 LDO工作原理詳解
前言 LDO是物聯網電子產品中應用最廣泛的電源晶片。優點眾多:外部電路極其精簡(只需要較小的輸入輸出電容),電源噪聲很低,價格便宜,響應速度快(沒有充過放電過程)。從字面意思看LDO工作原理: LDO = Low Dropout Regulator,低壓差+線性+穩壓器。「低壓差」:輸出壓降比較低,例如輸入3.3V,輸出可以達到3.2V。「線性」...
2019-06-27 19:30:35 24810
原创 [P4V]Perforce(P4V)使用教程
1.前言 Perforce SCM System是一款构建于可伸缩客户/服务器结构之上的软件配置管理工具。仅仅应用TCP/IP,开发人员就能够通过多种Perforce客户端(几种平台的GUI、WEB、或命令行)访问Perforce服务器。Perforce能够被快速和容易地部署,即使对大型或分布式的站点,也只要求最小限度的管理。Perforce可以使用在50多个操作系统中,它包括版...
2019-06-27 19:15:48 21828 1
原创 [SV]SystemVerilog枚舉類型變量(enum)的應用
在驗證環境中,我們使用enum可以使得程序的可讀性大大提高,如用枚舉類型定義狀態機的狀態、描述頻率的單位、包裡面各個字段的含義等。那麼具體該怎麼使用枚舉類型呢?請看下面的例子:在Transaction中定義一個枚舉型變量,表征bus的操作類型:class bsi_mst_trans extends uvm_sequence_item; typedef enum bit...
2019-06-18 18:59:18 2675
原创 [RFFE]RF Front-End Control Interface中的英文縮寫對照表
一、以下是RFFE(RF Front-End Control Interface)中常用的英文對照表:No. Acronyms Description 001 3GPP 3rd Generation Partnership Project 002 AF Address Frame 003 ASM...
2019-06-17 18:50:09 1746
转载 阻抗匹配是什么意思?阻抗匹配原理详解
阻抗匹配是什么意思_阻抗匹配原理详解 -------本文轉載自<http://m.elecfans.com/article/671550.html> 本文主要详解什么是阻抗匹配,首先介绍了输入及输出阻抗是什么,其次介绍了阻抗匹配的原理,最后阐述了阻抗匹...
2019-06-12 20:00:53 74581 17
转载 DigRF 简介及信号和协议测试方法
DigRF 简介及信号和协议测试方法 --李凯一、DigRF简介 DigRF 简介 早期的手机基带芯片和射频芯片间采用模拟接口,随着手机集成度和芯 片功能的增强,现代手...
2019-06-12 19:40:13 4147
原创 [MIPI][DigRF v4]Specification Study Share(一)
一、DigRF_v4 Spec中常用英文縮寫對照表:No. Acronyms Description 001 API Application Programming Interface 002 ARQ Automatic Repeat reQuest 003 BB BaseBand...
2019-06-11 17:58:44 1721
原创 [verilog]狀態機編寫
时序电路的状态是一个状态变量集合,这些状态变量在任意时刻的值都包含了为确定电路的未来行为而必需考虑的所有历史信息。状态机采用VerilogHDL语言编码,建议分为三个always段完成。 三段式建模描述FSM的状态机输出时,只需指定case敏感表为次态寄存器, 然后直接在每个次态的case分支中描述该状态的输出即可,不用考虑状态转移条件。三段式描述方法虽然代码结构复杂...
2019-06-10 00:17:12 371
原创 [UVM]寄存器模型(reg_model)的高級用法之uvm_reg_predictor
一、在通常的寄存器測試中,寄存器模型主要是依賴driver將讀取值返回,來更新鏡像值和期望值。這個功能被稱之為auto_predict功能。在建立寄存器模型時需要添加以下語句來打開此功能:sys_ral_model.default_map.set_auto_predict(1); 二、除了使用driver的返回值更新寄存器模型(如下图左)外,還有另一種形式,在這...
2019-06-09 19:33:08 3470
原创 [UVM]寄存器模型(reg_model)進階之uvm_reg_adapter
一、下面以SVT APB Adapter為例,介紹一下uvm_reg_adapter的實現方法,以及在RAL Test中的作用。class svt_apb_reg_adapter extends uvm_reg_adapter; `uvm_object_utils(svt_apb_reg_adapter) function new(string name = "svt_apb_re...
2019-06-06 20:52:04 3293
原创 [UVM]UVM進階之Layer Sequence方案
在UVM中,Layer Sequence算是比較高階的應用,合理的規劃Sequence,可以提高驗證平台的複用性和Configure的靈活性。下面就給出一個Layer Sequence的方案。1、l0_base_vseq.sv,作用是從top_sequencer中get資源,例如拿到Configure的指針、Interface的值等等,如下面的例子:class l0...
2019-06-06 20:06:10 1354 1
原创 [Cadance][Virtuoso][Calibra]使用技巧總結
1、Pre-Sim或Post-Sim中,如果自Top層沒有放置電源pin,該怎麼版呢? 首先,電源的網絡標號要使用VDD!、VSS!,并切用快捷鍵q來編輯屬性: Name: VSS、Type:netSet,Value:VSS! 如果Run Simulation之後仍然報錯,需要手動修改網表:在例化模塊的端口列表中最後,添加VDD!、VSS!,然後運行......
2019-06-01 09:15:51 3271
Unified Coverage Interoperability Standard (UCIS)
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Accellera Standard for VERILOG-AMS - Analog and Mixed-signal Ext
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可综合的SystemVerilog,打破 SystemVerilog仅用于验证的神话
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使用VCS的门级仿真和最佳实践(Gate-Level Simulation with VCS and Best Practic)
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