FPGA
文章平均质量分 85
gtatcs
这个作者很懒,什么都没留下…
展开
-
异步复位和同步释放电路的详细解释
首先给出复位信号亚稳态的原因:复位结束也就是释放的时刻恰在时钟上升沿的建立时间和保持时间之间时无法决定现在的复位状态是1还是0,造成亚稳态。下面是具体解释:在带有复位端的D触发器中,当reset信号“复位”有效时,它可以直接驱动最后一级的与非门,令Q端“异步”置位为“1”or“0”。这就是异步复位。当这个复位信号release时,Q的输出由前一级的内部输出决定。然而转载 2013-05-15 16:49:55 · 2428 阅读 · 0 评论 -
always和always@(*)
1.always@后面内容是敏感变量,always@(*)里面的敏感变量为*,意思是说敏感变量由综合器根据always里面的输入变量自动添加,不用自己考虑。 2.如果没有@,那就是不会满足特定条件才执行,而是执行完一次后立马执行下一次,一直重复执行,比如testbench里面产生50Mhz的时钟就(假设时间尺度是1ns)可以写成 always #20 CLK_50Mhz = ~CLK_50Mh转载 2013-05-23 22:17:38 · 1715 阅读 · 0 评论 -
System Verilog的概念以及与verilog的对比
以下内容源自网络。SystemVerilog语言简介 SystemVerilog是一种硬件描述和验证语言(HDVL),它基于IEEE1364-2001 Verilog硬件描述语言(HDL),并对其进行了扩展,包括扩充了C语言数据类型、结构、压缩和非压缩数组、 接口、断言等等,这些都使得SystemVerilog在一个更高的抽象层次上提高了设计建模的能力。SystemVerilog由Ac转载 2013-05-24 16:11:12 · 57124 阅读 · 1 评论 -
数字电路中关键路径的选取
转自:http://blog.csdn.net/xiangyuqxq/article/details/7267543所谓关键路径就是,在电路中频繁调用,而且延迟过长,或者产生意外的几率比较大的线路。怎样提取关键路径:1:组合电路中的关键路径提取: q=a&b&c|d&e&b; 因为b的传输要两级, 可以简单的提取b作为一级的: q=(a&c|d&e)&b;2转载 2013-05-24 11:38:47 · 1935 阅读 · 0 评论 -
XST中View RTL Schematic和View Technology Schematic区别
转自:http://woodensouth.blog.hexun.com/55622651_d.htmlXST中View RTL Schematic和View Technology Schematic区别 View Technology Schematic 更接近综合后在芯片中要形成的实际电路和资源使用情况。RTL Schematic仅仅是语法分析得的结果,Techn转载 2013-05-22 11:26:29 · 2786 阅读 · 0 评论 -
verilog中defparam的用法
转自:http://yj62827856.blog.163.com/blog/static/1770911742011919101252687/有机会看下defparam的语法了:如下:当一个模块引用另外一个模块时,高层模块可以改变低层模块用parameter定义的参数值,改变低层模块的参数值可采用以下两种方式: 1)defparam 重定义参数 语法:de转载 2013-05-19 09:48:05 · 8249 阅读 · 0 评论 -
OC、OD、线或线与逻辑
转自:http://blog.csdn.net/yicao821/article/details/6781542一.什么是OC、OD集电极开路门(集电极开路 OC或源极开路OD)open-drain是漏极开路输出的意思,相当于集电极开路(open-collector)输出,即ttl中的集电极开路(oc)输出。一般用于线或、线与,也有的用于电流驱动。open-drain是转载 2013-05-17 14:04:40 · 2733 阅读 · 0 评论 -
FPGA设计中的跨时钟域问题
转自:http://blog.163.com/sunhuifxd@126/blog/static/55859443201010131042581跨时钟域问题在一个FPGA设计中可能会用到多个时钟,每个时钟在FPGA内部形成一个时钟域,如果在一个时钟域中产生的信号需要在另一个时钟域中使用,那么需要特别小心!到另一个时钟域的信号假设一个在时钟域CLKA产生的信号需要在时转载 2013-05-16 16:52:11 · 997 阅读 · 0 评论 -
基于FPGA的跨时钟域信号处理——同步设计的重要
转自:http://www.chinaaet.com/article/index.aspx?id=182477关键词:FPGA跨时钟域信号异步时钟上次提出了一个处于异步时钟域的MCU与FPGA直接通信的实现方式,其实在这之前,特权同学想列举一个异步时钟域中出现的很典型的问题。也就是要用一个反例来说明没有足够重视异步通信会给整个设计带来什么样的危害。特权同学要举的这个反例是真转载 2013-05-16 20:03:08 · 1745 阅读 · 0 评论 -
亚稳态
对setup time 以及hold on time,以及亚稳态的时序有详细的介绍。转自:http://blog.163.com/sunhuifxd@126/blog/static/5585944320101119103529673/1,简介这篇文章是我对电子设计中,亚稳态问题的一种分析和总结。文章通过对数字电路中器件的工作机制的介绍,引出亚稳态问题的发生机制。并通过对亚稳态问转载 2013-05-16 17:14:27 · 1369 阅读 · 0 评论 -
always@*的含义以及优点
Verilog-2001 added the much-heralded @* combinational sensitivity list token. Although thecombinational sensitivy list could be written using any of the following styles:always @*always @(*)al原创 2013-05-24 19:40:31 · 7509 阅读 · 0 评论 -
Synplify 使用过程中最常用的选项及命令的介绍
转自:http://forum.eepw.com.cn/thread/208282/1Synplify 使用过程中最常用的选项及命令的介绍。一、 状态机相关FSM Compiler OptionFSM Compiler是一个全局选项。勾选此选项之后Synplify Pro会自动检测代码中的状态机,根据状态数量的不同选择不同的编码方式。状态数量在0~4之间采用顺序编码(Sequent转载 2013-05-25 16:29:43 · 4294 阅读 · 0 评论 -
基于FPGA的CRC校验码生成器
转自:http://www.cnblogs.com/BitArt/archive/2012/12/26/2833100.html1.概述 CRC即Cyclic Redundancy Check,循环冗余校验,是一种数字通信中的常用信道编码技术。其特征是信息段和校验字段的长度可以任意选定。2.CRC校验的基本原理: CRC码是由两部分组成的,前部分是信息码,就转载 2013-05-26 15:11:33 · 1671 阅读 · 1 评论 -
行为级和RTL级的区别
转自:http://hi.baidu.com/renmeman/item/5bd83496e3fc816bf14215dbRTL级,register transfer level,指的是用寄存器这一级别的描述方式来描述电路的数据流方式;而Behavior级指的是仅仅描述电路的功能而可以采用任何verilog语法的描述方式。鉴于这个区别,RTL级描述的目标就是可综合,而行为级描述的目转载 2013-05-14 22:29:22 · 3387 阅读 · 0 评论 -
基于FPGA的跨时钟域信号处理——借助存储器
转自:http://group.ednchina.com/GROUP_MES_14596_1375_28854.HTM?jumpto=view_welcomead_1368518315870 为了达到可靠的数据传输,借助存储器来完成跨时钟域通信也是很常用的手段。在早期的跨时钟域设计中,在两个处理器间添加一个双口RAM或者FIFO来完成相互间的数据交换是很常见的做法。如今的FPGA大都集成了转载 2013-05-14 16:32:29 · 981 阅读 · 0 评论 -
FPGA中亚稳态——让你无处可逃
转自:http://www.cnblogs.com/linjie-swust/archive/2012/01/07/YWT.html1. 应用背景1.1 亚稳态发生原因 在FPGA系统中,如果数据传输中不满足触发器的Tsu和Th不满足,或者复位过程中复位信号的释放相对于有效时钟沿的恢复时间(recovery time)不满足,就可能产生亚稳转载 2013-05-14 16:24:32 · 1472 阅读 · 0 评论 -
异步FIFO 忙闲标志
转自:http://blog.sina.com.cn/s/blog_62a586980100w0zn.html使用Verilog HDL实现异步FIFO设计与实现 FIFO 读写时序在现代IC设计中,特别是在模块与外围芯片的通信设计中,多时钟域的情况不可避免。当数据从一个时钟域传递到另一个域,并且目标时钟域与源时钟域不相关时,这些域中的动作是不相关的,从而消除了转载 2013-05-14 10:02:12 · 1296 阅读 · 0 评论 -
基于FPGA的跨时钟域信号处理——专用握手信号
转自:http://bbs.ednchina.com/BLOG_ARTICLE_253787.HTM在逻辑设计领域,只涉及单个时钟域的设计并不多。尤其对于一些复杂的应用,FPGA往往需要和多个时钟域的信号进行通信。异步时钟域所涉及的两个时钟之间可能存在相位差,也可能没有任何频率关系,即通常所说的不同频不同相。 图1是一个跨时钟域的异步通信实例,发送域和接收域的时钟分别是c转载 2013-05-14 15:52:13 · 1445 阅读 · 0 评论 -
扇入和扇出
扇出(fan-out)是一个定义单个逻辑门能够驱动的数字信号输入最大量的专业术语。大多数的TTL逻辑门能够为10个其他数字门或驱动器提供信号。所以,一个典型的TTL逻辑门有10个扇出信号。在一些数字系统中,必须有一个单一的TTL逻辑门来驱动10个以上的其他门或驱动器。这种情况下,被称为缓冲器的驱动器可以用在TTL逻辑门与它必须驱动的多重驱动器之间。这种类型的缓冲器有25至30个转载 2013-05-13 19:36:45 · 9988 阅读 · 0 评论 -
verilog 网表的含义
百度百科:http://baike.baidu.com/view/1444566.htm在电子设计自动化中,网表(英语:netlist),或称连线表,是指用基础的逻辑门来描述数字电路连接情况的描述方式。由于逻辑门阵列有着连线表一样的排列外观,因此称之为“网表”。网表通常传递了电路连接方面的信息,例如模块的实例、线网以及相关属性。如果需要包含更多的硬件信息,通常会使用硬件描述语言,例如Veril转载 2013-05-13 19:25:38 · 3653 阅读 · 0 评论 -
FPGA产生基于LFSR的伪随机数
转自:http://www.cnblogs.com/BitArt/archive/2012/12/22/2827005.html1.概念 通过一定的算法对事先选定的随机种子(seed)做一定的运算可以得到一组人工生成的周期序列,在这组序列中以相同的概率选取其中一个数字,该数字称作伪随机数,由于所选数字并不具有完全的随机性,但是从实用的角度而言,其随机程度已足够了。这里的“伪”转载 2013-05-26 15:13:12 · 2024 阅读 · 0 评论 -
异步FIFO的FPGA实现
转自:http://www.cnblogs.com/BitArt/archive/2013/04/10/3010073.html本文大部分内容来自Clifford E. Cummings的《Simulation and Synthesis Techniques for Asynchronous FIFO Design》,同时加上一些自己的一些理解,有兴趣的朋友可以阅读原文。一、转载 2013-05-26 15:15:58 · 1627 阅读 · 0 评论 -
FPGA同步复位,异步复位以及异步复位同步释放实例分析
参考了网上很多关于复位的介绍,很乱,也有错误,下面是自己的一些整理,有误之处,还望大家不吝指出。同步复位,异步复位以及异步复位同步释放实例分析1.1 同步复位1.1.1 同步复位介绍同步复位就是指复位信号只有在时钟上升沿到来时,才能有效。否则,无法完成对系统的复位工作。1.1.2 同步复位优点Ø 同步复位的优点大概有3条:1)原创 2013-05-15 19:25:12 · 1739 阅读 · 1 评论 -
xilinx中IP核是灰色的 license为带美元的小锁
灰色的是表示那个IP和你所选的芯片的信号不兼容,不是要收费。所有要收费的在coregen或者edk的ip目录中在它后面会出现一个美元和锁的符号。只有锁的符号,没有美元符号,说明它需要额外的序列号,可以在xilinx网站上生成,但是不收费。原创 2013-04-02 20:44:17 · 3995 阅读 · 0 评论 -
DSP Tools, System Generator for DSP, AccelDSP - Which versions of System Generator for DSP and Accel
源自:http://www.xilinx.com/support/answers/17966.htmDescriptionWhich versions of the Xilinx DSP, System Generator for DSP, and AccelDSP synthesis tools are compatible with which versions o原创 2013-01-13 14:07:26 · 1369 阅读 · 0 评论 -
扇入扇出的概念
转自:http://langhebw.blog.163.com/blog/static/1132586482011517382379/ 最近在学习有关FPGA方面的知识,在看一些FPGA的datasheet时,看到fan-out和fan-in这样的字眼,乍一看还真不知所云,继续往下看还是云里雾里,于是用Google在线翻译了一下,上面赫然是扇入扇出,不用想,电子设计方面怎么会有这么俗的转载 2013-01-27 19:59:55 · 7800 阅读 · 0 评论 -
ISE Simulator综合后仿真 - How do you run Post Synthesis Simulation in ISE Project Navigator?
转自:http://china.xilinx.com/support/answers/45668.htm疑问描述How do you run Post Synthesis Simulation in ISE Project Navigator?解决方案Follow these steps to run simulation:Cre转载 2013-01-27 15:36:35 · 3003 阅读 · 0 评论 -
DSP System Generator 与 MATLAB、 Synplify 、ModelSim版本的匹配问题
转自:http://bbs.21ic.com/forum.php?mod=viewthread&tid=278340GSM版主的整理: System Generator for DSP 13.1Operating System Support:Windows 7Windows XPWindows VistaRed Hat Linux 4u7Red Hat Lin转载 2013-01-09 10:09:17 · 2310 阅读 · 0 评论 -
怎样查找Xilinx的资料 -- 一个关于找教程的教程
转自:http://www.cnblogs.com/hclmcu/archive/2010/08/27/1810419.html俗话说“授之鱼不如授之以渔”,看到这边有人要资料有人送资料的,其实论坛不更应该是一个交流的空间么?那就让找资料更有效率一点,让大家花更多时间来交流吧。言归正传,写这篇文章主要想介绍Xilinx各种资料的找法、分类方法和什么问题该看哪些资料。限于经验,难免有错漏,希转载 2013-01-05 12:30:38 · 1457 阅读 · 0 评论 -
流水线技术原理和Verilog HDL实现
转自:http://www.cnblogs.com/shengansong/archive/2011/05/23/2054414.html流水线技术原理和Verilog HDL实现所谓流水线处理,如同生产装配线一样,将操作执行工作量分成若干个时间上均衡的操作段,从流水线的起点连续地输入,流水线的各操作段以重叠方式执行。这使得操作执行速度只与流水线输入的速度有关,而与处理所需转载 2013-01-05 12:55:14 · 1111 阅读 · 0 评论 -
通过matlab对verilog中无符号数、有符号数进行转化
转自:http://hojze.blog.163.com/blog/static/10637396520104472146566/在FPGA 设计过程中经常会遇到关于数表示之间的转化问题,最常见的是无符号数和有符号数之间的转化问题。(1)在FPGA设计过程中,能够很直接的看出数字的位宽,但经常以无符号数的形式输出,在后继的处理中往往要将之转化为有符号数(如:计算频谱):对于一个比特宽度转载 2012-12-13 14:59:06 · 3850 阅读 · 1 评论 -
Verilog 流水线加法器
转自:http://www.cnblogs.com/haigege/archive/2011/09/28/2194687.html《数字系统设计与Verilog HDL》上面有这么一段代码,用于实现8位4级流水线加法器。module adder8pip(cout,sum,cin,ina,inb,clk );input cin,clk;input [7:0] ina,inb转载 2012-12-10 22:04:34 · 4536 阅读 · 1 评论 -
ModelSim PE, DE, SE, XE
转自:http://blog.csdn.net/code_robot/article/details/6881859Thecombination of industry-leading performance and capacity with thebest integrated debug and analysis environment makes ModelSim thesim转载 2013-01-13 14:53:27 · 2246 阅读 · 0 评论 -
FPGA学习网站、博客地址
技术无极-创意无限的博客:http://www.eetop.cn/blog/html/81/881881.htm点击打开链接原创 2013-01-14 21:07:27 · 694 阅读 · 0 评论 -
双口RAM
转自:http://www.cnblogs.com/lanlingshan/archive/2012/02/14/2351090.html在测控、仪器仪表、语音信号处理和图像通信领域中往往需要多处理器分工完成数字信号处理(DSP)算法和与外部系统的通信、控制、数据采集和人机接口功能。在多机系统中,CPU之间的通信常采用以下几种方式:(1)串行通信。这种方式相对简单,由于受到波特率的限制,在转载 2013-01-16 15:24:22 · 3640 阅读 · 0 评论 -
the advantages of using SRL16 to make large delay
Hi all, Xilinx recommend using SRL16 to make large delay instead of cascade flip-flops. Can you tell me the advantages of it? And for the large delay, it often uses SRL16+flip-flop which means转载 2013-03-21 14:09:22 · 715 阅读 · 0 评论 -
verilog 里面,always和always@(*)有区别吗?
verilog 里面,always和always@(*)有区别吗?1.always@后面内容是敏感变量,always@(*)里面的敏感变量为*,意思是说敏感变量由综合器根据always里面的输入变量自动添加,也就是所有变量都是敏感列表,不用自己考虑。 2.如果没有@,那就是不会满足特定条件才执行,而是执行完一次后立马执行下一次,一直重复执行,比如testbench里面产生50Mhz的时钟就(假转载 2013-04-01 20:34:14 · 18376 阅读 · 0 评论 -
CPLD/FPGA/Verilog_FPGA设计的四种常用思想与技巧
转自:http://blog.csdn.net/yangtalent1206/article/details/6422715乒乓操作 “乒乓操作”是一个常常应用于数据流控制的处理技巧,典型的乒乓操作方法如图1所示。 乒乓操作的处理流程为:输入数据流通过“输入数据选择单元”将数据流等时分配到两个数据缓冲区,数据缓冲模块可以为任何存储模块,比较常用的存储单元为双口RAM(D转载 2013-04-01 14:22:04 · 736 阅读 · 0 评论 -
双口RAM防冲突方法(转)
转自:http://hi.baidu.com/wchonline/item/4567c2e8057348e0fa42ba9f 在多CPU系统中,CPU间的通信可以采用串口、并口等方式,但它们共同的缺点是操作复杂、速度慢。因此,随着价格的不断下降,采用双口RAM方式在两个CPU系统间交换数据是一个不错的选择。但双口RAM有时会发生共享冲突问题。下面讨论防止共享冲突的几种方式。转载 2013-04-01 16:32:27 · 3254 阅读 · 0 评论 -
CPLD/FPGA/Verilog_Verilog指令_assign用法
转自:http://blog.csdn.net/yangtalent1206/article/details/6422701一、引入语法的概念 1、只有寄存器类型的信号才可以在always和initial 语句中进行赋值,类型定义通过reg语句实现。 2、always 语句是一直重复执行,由敏感表(always 语句括号内的变量)中的变量触发。 3、always 语转载 2013-04-01 14:26:26 · 3064 阅读 · 0 评论