笔试题记录

写在前边的吐槽

今天是七夕，博主理论上应该做手工去了，所以我们来进行笔试题回忆与解析吧！

昨天考完的笔试题，给人的最大感觉是：很多题上来一顿操作让人以为要发生什么非常厉害的事，结果只是考了一下基本概念...像极了平时做项目中，一个让人感觉出错原因高深莫测的bug，其实只是寄存器配错了...

下边是昨天晚上笔试题的回忆，暂时只是简单的列了一下，之后会不断改善格式和内容。

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题：

单选：20道

奈奎斯特采样频率概念

折叠频率概念

2选1多路选择组成异或逻辑最少需要几个

16x16乘法最少几个周期

UVM 与system verilog基础知识

5级环形振荡器周期

读xdc约束命令(时钟从100Mhz降到到50Mhz，保持约束不变，输入延时变为多少）

简单的逻辑表达式变换

低电平噪声容限概念

什么能Set false path

Chipscope相关细节

DFT相关细节

7nm工艺中的7nm指的是栅极的宽

时序约束公式相关，两个触发器

寄存器读取的C代码 [建议百度：*(volatile unsigned int *)]

数字通信的优点（？似乎并不是）

多选10道：

判断电路是否存在竞争的方法

芯片启动到main函数之前的操作

关键路径分析（set_clock_groups相关）

如何减少漏功耗

如何减少动态功耗

代码覆盖率概念

为什么用寄存器输入输出

Latch和FF之间的区别

FPGA的内部资源

网表仿真与RTL仿真

（备注：单选多选大家随缘看吧，博主也记不太清楚了）

填空：

1、输入输出缓冲器（？应该不是）

2、五级流水线：取指 译码 执行 访存 写回

3、九宫格求电阻

4、正则表达式判定结果

5、求简单的传递函数（自控的题，再见）

简答：

1、详细介绍一下时序优化方法

2、verilog编程：滤去宽度小于4个时钟周期的单bit毛刺，开关消抖(?)

3、补全代码：verilog滤波、镜像

4、和FIFO深度有关的分析题：比较接地气但是字太多了..

5、补全代码：system verilog随机激励

（吐槽：3、4题上来一堆字，读起来比较费时...）