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一、SVA中的sequence
位于SystemVerilog Assertion (SVA)中的sequence,是描述一种信号时序关系的基本语句块,可以被包含于assertion的property块中。在《IEEE 1800-2012 systemverilog》P348中指出,sequence可以在module、interface、program等中声明:
但是,不能在A class类中声明。
一个典型的sequence应用于断言中的代码如下:
sequence s1;
@(posedge clk) a ##1 b ##1 c;
endsequence
sequence s2;
@(posedge clk) b ##1 c;
endsequence
property my_prop
s1 |=> s2;
endproperty
assert property my_prop else $error ("ERROR, please check your signal timing.");
二、UVM中的sequence
Universal Verification Methodology (UVM)中的sequence是