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FPGA
信念随梦
本博客的主要作为自己的学习笔记,并不是以教授知识为目的。如果有人能从我的博客中学到东西,我很高兴。有人发现文章中有不对的地方,也欢迎大家纠正。
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FIFO IP核在DSP与ARM之间做数据缓存
实验目的: 最近几天,师兄安排我帮他用FPGA做一个FIFO,用FPGA接收DSP采集和做完信号处理的数据,然后将数据存入FIFO中,ARM再从FIFO中将数据读走,大概的模型如图1所示:图1 结构框图 如图1,cs_n为片选信号,DSP和ARM各给FPGA一个片选信号,低电平有效;wr_n为DSP送给FPGA的写使能信号,低电平有效;rd_n转载 2017-03-20 15:46:59 · 802 阅读 · 0 评论 -
关于 Quartus II 13.1中调用ModelSim-Altera 10.1d 报错问题
用quartus2和modelsim连接仿真时,当你在时序仿真编译启动modelsim时,有时会遇到这种问题,Error: Can't launch the ModelSim-Altera software -- the path to the location of the executables for the ModelSim-Altera software were not specifi原创 2017-05-20 17:11:51 · 15603 阅读 · 15 评论 -
can't locate design file for entity XXX
在quartusii中修改verilog文件后,生成的例化文件出现can't locate design file for entity xxx的错误,也就是定位不到源文件。一致找不到原因,后来发现,原来需要先进行编译,编译以后就可以定位到源文件了。...原创 2018-03-27 09:04:58 · 4915 阅读 · 0 评论