基于FPGA的AES加解密系统verilog实现,包含testbench和开发板硬件测试

本文链接：https://blog.csdn.net/hardware_player/article/details/147340029

4.4 轮密钥加（AddRoundKey）

4.5 逆字节替换（InvSubBytes）

4.6 逆行移位（InvShiftRows）

4.7 逆列混合（InvMixColumns）

4.8 轮密钥加（AddRoundKey）

5.完整工程文件

1.课题概述

基于FPGA的AES加解密系统verilog实现,包含testbench和开发板硬件测试。输入待加密数据，密钥，输出加密数据，然后通过解密模块输出解密后的原数据。

2.系统测试效果

仿真测试

硬件测试

在实际测试过程中，如果你的开发板和我的不一样，可以参考本博客置顶文章进行硬件配置修改：

FPGA系统开发板调试过程不同芯片的移植步骤介绍_紫光fpga移植软核的步骤-CSDN博客

通过这个链接的步骤，可以实现不同开发板上的系统调试。

3.核心程序与模型

版本：vivado2022.2

`timescale 1ns / 1ps

module tops_hw(
input             i_clk,
input             i_rst,
output            led

);
 
reg[15:0]cnt;
always @(posedge i_clk or negedge i_rst)
begin
	if(~i_rst)
	begin
    cnt<=16'd0;
	end else
	begin
         if(cnt==16'd60000)
         cnt<=16'd1;
         else
         cnt<=cnt+16'd1;
	end
end

reg       start;
reg[127:0]key;
reg[127:0]text_in; 

always @(posedge i_clk or negedge i_rst)
begin
	if(~i_rst)
	begin
    start   <=1'd0;
    key     <=128'd0;
    text_in <=128'd0;
	end else
	begin
         if(cnt==16'd1 | cnt==16'd20001 | cnt==16'd40001)
         start   <=1'd1;
         else
         start   <=1'd0;
         
         if(cnt==16'd1)
         begin
	     text_in <= 128'h0123_4567_89ab_cdef_0123_4567_89ab_cdef;
	     key     <= 128'h0000_0000_0000_0000_1111_0000_0000_0000;
         end
         if(cnt==16'd20001)
         begin
	     text_in <= 128'h0123_4567_0000_cdef_0123_4567_89ab_cdef;
	     key     <= 128'h0000_0000_1111_0000_1111_0000_0000_0000;
         end
         if(cnt==16'd40001)
         begin
	     text_in <= 128'h0123_4560_0000_c11f_0123_4567_89ab_cdef;
	     key     <= 128'h0000_0000_1111_0000_1111_0000_0111_0000;
         end
	end
end



wire           done;
wire	[127:0]	text_out;
wire           done2;
wire	[127:0]	text_out2;


aes_tops aes_tops_jiam(
							 .Clock       (i_clk),
							 .Reset       (~i_rst),
							 .loads       (start),
							 .enc_dec     (1'b0),
							 .din         (text_in),
							 .FEK         (key),
							 .Ready       (),
							 .dout        (),
							 .Ready_Valid (done),
							 .douts_Valid (text_out)
							 );

aes_tops aes_tops_jiem(
							 .Clock       (i_clk),
							 .Reset       (~i_rst),
							 .loads       (done),
							 .enc_dec     (1'b1),
							 .din         (text_out),
							 .FEK         (key),
							 .Ready       (),
							 .dout        (),
							 .Ready_Valid (done2),
							 .douts_Valid (text_out2)
							 );
    
assign led= done2;
    
ila_0 your_instance_name (
	.clk(i_clk), // input wire clk


	.probe0({
	start,text_in,key,
	done,text_out,
	done2,text_out2
	}) // input wire [519:0] probe0
);
    


endmodule
00X6_002m