Altera_FPGA的设计流程总结

Altera_FPGA的设计流程:

1.逻辑设计与功能验证：

系统模块划分——设计子模块——编写子模块testbench——综合（Analysis&Synthesis）——子模块功能仿真——设计顶层模块——编写顶层模块的testbench——综合（Analysis&Synthesis）——系统功能仿真（前仿真）；

 

2.时序约束与设计优化：

设计优化（优化时序（speed）、优化资源(area)、优化功耗(power)）——综合（Analysis&Synthesis）——加入时序约束（编写*.sdc）——布局布线(Fitter)——时序分析（TimeQuest Timing Analysis）

 

  如图所示，时序约束之后再进行Fitter和时序分析及验证

 

3.时序仿真与板级验证：

时序仿真（后仿真：布局布线及时序分析之后）——生成网表——板级验证