Verilog HDL 测试模块

最新推荐文章于 2024-09-07 08:59:02 发布

Mi Manchi515

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文章标签：程序人生

本文链接：https://blog.csdn.net/lb_99/article/details/117559581

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本文介绍了如何使用Verilog语言编写一个3输入8输出的译码器模块，名为decoder3x8。在该模块中，当使能信号'en'为高时，输出全为1，否则根据3位输入'din'的不同值，输出不同的8位二进制数。完成代码编写后，进行了错误检查和模型仿真，并提供了仿真设置及结果导出的步骤。

摘要由CSDN通过智能技术生成

1.新建文件夹命名的decoder3x8
2新建一个工程，点击输入框，输入代码
module decoder3x8(din,en,dout,ex);
input [2:0] din;
input en;
output [7:0] dout;
output ex;
reg [7:0] dout;
reg ex;

always @(din or en)
if(en)
begin
dout=8’b1111_1111;
ex=1’b1;
end
else
begin
case(din)
3’b000:begin
dout=8’b1111_1110;
ex=1’b0;
end
3’b001:begin
dout=8’b1111_1101;
ex=1’b0;
end
3’b010:begin
dout=8’b1111_1011;
ex=1’b0;
end
3’b011:begin
dout=8’b1111_0111;
ex=1’b0;
end
3’b100:begin
dout=8’b1110_1111;
ex=1’b0;
end
3’b101:begin
dout=8’b1101_1111;
ex=1’b0;
end
3’b110:begin
dout=8’b1011_1111;
ex=1’b0;
end
3’b111:begin
dout=8’b0111_1111;
ex=1’b0;
end
default:begin
dout=8’b1111_1111;
ex=1’b0;
end
endcase
end
endmodule