硬件描述语言实验二:一位全加器实验
1、实验目的:进一步练习VHDL语言设计工程的建立与仿真的步骤和方法、熟悉VHDL语言基本设计实体的编写方法。
2、实验环境:PC个人计算机、Windows XP操作系统、Quartus II集成开发环境软件。
3、实验要求:设计一个一位全加器,实体名称为“full_adder”,其引脚与功能如下表。
端口模式 | 端口名 | 数据类型 | 功能逻辑表达式 | 说明 |
in(输入) | a | std_logic |
| 加数 |
b |
| 加数 | ||
ci |
| 低位进位 | ||
out(输出) | s | s <= a xor b xor ci | 和 | |
co | co <= (a and b) or (a and ci) or (b and ci) | 高位进位 |
4、实验步骤:①建立工程、②编辑代码、③编译及修改错误、④建立仿真波形并仿真、⑤根据仿真结果分析设计是否正确。
实验报告要求:实验报告头部写明实验题目、实验人姓名、实验人学号,实验地点、实验时间等。实验报告正文写明实验名称、实验目的、实验环境、设计要求、实验步骤、实验结果及分析
library ieee;
use ieee.std_logic_1164.all;
entity a is
port
(
a,b,ci: in std_logic;
y,co: out std_logic
);
end entity;
architecture rtl of a is
begin
y <= a xor b xor ci;
co <= (a and b) or (a and ci) or (b and ci);
end rtl;