FPGA
有关FPGA学习的笔记
hejiahaodezhanghu
这个作者很懒,什么都没留下…
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Verilog语法笔记 续前
2019-12-21Verilog中reg和wire不同点举例module rw1(a,b,out1,out2);input a,b;output out1,out2;reg out1;wire out2; assign out2 = a;//缓存器 assign @(b) out1=~b;//反相器endmodule;...原创 2019-12-21 23:29:33 · 387 阅读 · 0 评论 -
verilog语法笔记 续前
2019-12-1912.在verilog模块中有三种方法可以生成逻辑电路-assign语句:assign cs = (a0&~a1&~a2);//连续赋值, 组合逻辑-元件的实例调用:and and_inst(q,a,b);-always块:always @(posedge clk or posedge clr)begin if(clr) q<...原创 2019-12-19 22:46:51 · 501 阅读 · 0 评论 -
verilog 语法笔记
verilog语法和C语言差别很大,记下笔记以免经常出错2019-12-181.wire类型不能使用 = <=操作符赋值。2.模块端口列表有input output inout 分别对应输入、输出、输入/输出双向端口3.端口的类型只能是net线网型4.编译指令 格式 '<keyword>,例如'define ,'ifdef,`timescale等'defi...原创 2019-12-18 23:18:06 · 646 阅读 · 0 评论 -
modelSim仿真时出现所有模块端口,寄存器全为未知状态‘x’的问题
启动modelSim仿真时出现所有模块端口,寄存器如下图所示。仿真的结果全为‘x’'x'表示未知状态,在仿真时选中最顶层模块的文件,单击右键选择simulate without Optimization(不优化)。结果如下,这是一个上升沿触发的8bit计数器。具体的原因是因为优化问题,还是同时选中顶层模块文件仿真,还是优化设置的问题。以后再细细探究,错误之处希望指正批评。...原创 2019-12-17 01:06:06 · 6090 阅读 · 5 评论