modelSim仿真时出现所有模块端口，寄存器全为未知状态‘x’的问题

最新推荐文章于 2023-02-10 16:54:09 发布
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分类专栏： FPGA 文章标签： modelSim仿真
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启动modelSim仿真时出现所有模块端口，寄存器如下图所示。仿真的结果全为‘x’

'x'表示未知状态，在仿真时选中最顶层模块的文件，单击右键选择simulate without Optimization(不优化)。结果如下，这是一个上升沿触发的8bit计数器。具体的原因是因为优化问题，还是同时选中顶层模块文件仿真，还是优化设置的问题。以后再细细探究，错误之处希望指正批评。

hejiahaodezhanghu
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