FPGA试题练习
天使之猜
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FPGA试题练习--------异步输入同步输出电路分析
考虑以下电路,当触发器的D端数据输入相对于clk来说是异步的,再这种情况下,因为不知道什么时候会有异步输入的信号、输入信号什么时候撤销,这将导致在clk上升沿来临时建立和保持时间不满足,从而导致输出端Q的数据不稳定。对于该电路来说,D端信号和清零信号均是相对于clk来说是异步信号,因此两个信号均需要考虑,下面进行分析。一.异步输入信号导致亚稳态分析常见的同步电路如下,采用两级寄存器拍了拍,实现信号跨时钟域同步。但这样的电路只适用于异步输入的脉宽大于时钟周期的情况,当输入脉宽太窄时,clk可能出现原创 2020-07-17 14:41:48 · 1104 阅读 · 0 评论 -
FPGA试题练习--------verilog代码转换分析
试题一将下面这段 C 语言描述的串行处理过程,转换为单拍完成的并行处理,并用可综合的 Verilog 来描述。unsigned char cal_table_high_first(unsigned char value) { unsigned char i; unsigned char checksum = value; for (i=8; i>0; --i) { if (checksum &原创 2020-07-09 15:20:46 · 1667 阅读 · 0 评论 -
FPGA试题练习--------建立时间和保持时间试题分析
一、目标目前课本和网上给的建立、保持时间分析总是给出模板公式,理解起来总觉得干涩、抽象,所以个人进行了一些总结,试图以更直观、易懂的方式进行分析。二、理论①建立时间:是指在触发器的时钟上升沿到来之前,数据稳定不变的时间。②保持时间:是指在触发器的时钟上身沿到来之后,数据稳定不变的时间。③建立松弛 = 数据所要求的建立时间 - 数据到达时间④保持松弛 = 撒除数据的时间 - 数据所要求的保持时间对于建立时间分析,常见的分析图如下所示。分析建立时间设计到两个时钟上升沿,第一个时钟上升沿触发器1原创 2020-06-28 14:53:35 · 1897 阅读 · 1 评论 -
FPGA试题练习--------异步FIFO设计
一、目标设计一个异步fifo实现匹配读写速率匹配。二、分析异步fifo主要用于读写时钟频率不同时,缓存数据,防止数据丢失。Fifo的深度与读写数据时钟频率、最大猝发传输数据有关。即:对于写端来说,存在fifo写满的状况,此时fifo需给出full标志;对于读端来说,存在fifo读完的情况,此时fifo应给出empty标志。下面分析这两种情况。①对写端fifo写满当写端写数据进fifo,但读端未及时读出数据,导致fifo中的存储空间用完,此时fifo需给出full标志。判断fifo是否满了,可原创 2020-06-16 15:50:25 · 543 阅读 · 0 评论 -
FPGA试题练习--------CMOS门电路分析
一.目标通过CMOS门电路实现与门、非门、与非门、或门、或非门、异或门,同或门等门电路。实现门电路Y=A+B+C+D、Y=ABCD等类似门电路。二.分析课本上实现了三种基本CMOS构成的门电路:非门、与非门、或非门。这三种门电路都使用P沟道和N沟道MOS管。其构成如下所示从上图中可以看出整个门电路可以分成三部分:上面P沟道MOS、中间信号输出、下面N沟道MOS管。便于分析下面简化成下图:要想使得输出为1,只能使上面PMOS导通,同时下面NMOS截止;反之要得到输出为0,使上面PMOS截止,下面原创 2020-06-12 18:06:40 · 2730 阅读 · 0 评论 -
FPGA试题练习--------任意整数分频器设计
一.设计目标对输入时钟信号进行1~16分频。二.设计思路从分频数来看,整个设计可分为三部分:1分频、奇数分频、偶数分频。①1分频:可直接将输入时钟信号进行输出。②偶数分频:使用一个计数器在上升沿或者下降沿进行计数,计数到N/2时,分频时钟进行跳变。③奇数分频:由于奇数分频会在输入时钟信号的上升沿或者下降沿进行跳变输出,所以采用两个计数分别对上升沿和下降沿进行计数。设计原理如上图所示,将奇数N分成三个部分,前(N-1)/2个Tclk、中间一个Tclk、后(N-1)/2个Tclk。从0时刻开始,原创 2020-06-12 10:18:24 · 543 阅读 · 0 评论