用verilog实现AES密码算法1---一些理论准备

用verilog实现AES密码算法1—一些理论准备

这两周做了一个课程设计，是AES密码算法的加解密，用verilog实现的，因为从原理到设计花了一些时间，笔记本上记录了一堆厚厚的分析资料，俗话说好记性不如烂笔头，我觉得有必要记录这些工作。

AES算法总体介绍

AES算法的分组长度和密钥长度均能被独立指定为128位、192位或256位，密钥长度不同，则加密轮数不同。本次实验以密钥长度128位，加密10轮为例，算法中16字节的明文、密文和轮密钥都以一个4x4的矩阵表示。下图为AES算法加解密的流程图：

AES加密过程涉及到4种操作：分别是字节替代（SubBytes）、行移位（ShiftRows）、列混淆（MixColumns）和轮密钥加（AddRoundKey）。解密过程分别为对应的逆操作。由于每一步操作都是可逆的，按照相反的顺序进行解密即可恢复明文。加解密中每轮的密钥分别由初始密钥扩展得到。下面是AES一轮加密的过程。