使用vivado进行逻辑开发时,进行到Generate Bitstream时报错

使用vivado进行逻辑开发时,进行到Generate Bitstream时报错,如下:

 

[Drc 23-20] Rule violation (NSTD-1) Unspecified I/O Standard - 4 out of 142 logical ports use I/O standard (IOSTANDARD) value 'DEFAULT', instead of a user assigned specific value. This may cause I/O contention or incompatibility with the board power or connectivity affecting performance, signal integrity or in extreme cases cause damage to the device or the components to which it is connected. To correct this violation, specify all I/O standards. This design will fail to generate a bitstream unless all logical ports have a user specified I/O standard value defined. To allow bitstream creation with unspecified I/O standard values (not recommended), use this command: set_property SEVERITY {Warning} [get_drc_checks NSTD-1].  NOTE

: When using the Vivado Runs infrastructure (e.g. launch_runs Tcl command), add this command to a .tcl file and add that file as a pre-hook for write_bitstream step for the implementation run. Problem ports: USBIND_0_port_indctl[1:0], USBIND_0_vbus_pwrfault, USBIND_0_vbus_pwrselect.

[Drc 23-20] Rule violation (UCIO-1) Unconstrained Logical Port - 4 out of 142 logical ports have no user assigned specific location constraint (LOC). This may cause I/O contention or incompatibility with the board power or connectivity affecting performance, signal integrity or in extreme cases cause damage to the device or the components to which it is connected. To correct this violation, specify all pin locations. This design will fail to generate a bitstream unless all logical ports have a user specified site LOC constraint defined.  To allow bitstream creation with unspecified pin locations (not recommended), use this command: set_property SEVERITY {Warning} [get_drc_checks UCIO-1].  NOTE: When using the Vivado Runs infrastructure (e.g. launch_runs Tcl command), add this command to a .tcl file and add that file as a pre-hook for write_bitstream step for the implementation run.  Problem ports: USBIND_0_port_indctl[1:0], USBIND_0_vbus_pwrfault, USBIND_0_vbus_pwrselect.
 
 
usb接口我没有使用,drc时检测没有约束,导致报错。根据上述提示将以下保存成tcl文件。
 
 
set_property SEVERITY {Warning} [get_drc_checks NSTD-1]
set_property SEVERITY {Warning} [get_drc_checks RTSTAT-1]
set_property SEVERITY {Warning} [get_drc_checks UCIO-1]





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下面是在 Vivado进行 Block design 操作的一般步骤: 1. 打开 Vivado:启动 Vivado 设计工具。 2. 创建项目:在 Vivado 主界面中,选择 "Create Project",然后按照向导创建一个新的项目。指定项目的名称、路径和目标设备等信息。 3. 添加设计文件:在项目创建完成后,选择 "Add Sources",将设计文件添加到项目中。这些设计文件可以是已有的 Verilog、VHDL 或 IP 文件。 4. 创建 Block design:在项目中,选择 "Create Block Design",给 Block design 指定一个名称,并点击 "OK"。 5. 添加模块:在 Block design 中,从左侧的库中选择所需的模块,并将其拖放到设计界面中。这些模块可以是自定义模块或使用 Vivado 提供的 IP 核。 6. 连接模块:使用连接线将模块连接起来,形成所需的数据和控制流。可以在设计界面中选择 "Run Connection Automation" 来自动连接模块。 7. 配置模块:对于每个模块,右键点击选择 "Configure IP",对其进行适当的配置。这可能包括设置参数、选择选项、定义接口等。 8. 生成设计:完成模块配置后,点击设计界面右上角的 "Generate Block Design",生成相应的 RTL 代码。 9. 进行综合和实现:选择 "Generate Bitstream",对生成的 RTL 代码进行综合和实现。这将包括将设计映射到目标设备的资源、布局和布线等。 10. 进行序分析:在综合和实现完成后,进行序分析以验证设计的序性能是否满足要求。可以使用 Vivado 中的 Timing Analyzer 工具进行序分析。 11. 进行仿真和验证:使用 Vivado 中的模拟工具对设计进行验证,确保其功能和性能与预期一致。 12. 下载到目标设备:对于 FPGA 设计,生成比特流文件并下载到目标 FPGA 设备上进行验证和测试。 以上是在 Vivado进行 Block design 操作的一般步骤。具体的步骤可能会因设计需求和工具版本的不同而有所差异。在实际应用中,还可能需要根据具体需求进行进一步的优化、调试和测试。
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