焦糖海盐甜甜圈-CSDN博客

原创 vivado bitstream文件位置

xx.runs——>impl_1——>xx.bit

2024-05-29 08:43:01 188

Common 17-345] A valid license was not found for feature ‘Synthesis’ and/or device ‘xc7vx485t’. Please run the Vivado License Manager for assistance in determiningwhich features and devices are licensed for your system. 报错问题解决方案@TOC。

2024-05-28 13:19:34 383

原创牛客VL25输入序列连续的序列检测

首先声明一个数组，缓存八个时刻的a输入的数值。移位可以通过位截取操作和位拼接操作实现：a_tem[6:0]表示截取a_tem的低7位，{a_tem[6:0],a}表示把a_tem[6:0]和新输入的数值a拼接，a位于低位。序列缓存对比法，则是将八个时刻的数据缓存，作为一个数组，每个时刻的输入位于数组的末尾，数组其它元素左移，把最早输入的数据移出。然后将数组和目标序列对比，如果数组和目标序列相等，则说明出现目标序列。2.后面每一位不向后转移可能回到非IDLE状态，从序列开头开始检测。

2023-06-06 13:26:15 97

原创 Ubuntu 安装后重启时显示 Please remove the installation medium, then press enter

一个评论区看到的，我愿称之为魔法。

2023-05-16 20:43:20 1211 14

原创 Vivado clocking wizard IP核PLL/MCMM配置

对于一个简单的设计来说，FPGA整个系统使用一个时钟或者通过编写代码的方式对时钟进行分频是可以完成的，但是对于稍微复杂一点的系统来说，系统中往往需要使用多个时钟和时钟相位的偏移，且通过编写代码输出的时钟无法实现时钟的倍频，因此学习Xilinx MMCM/PLL IP核的使用方法是我们学习FPGA的一个重要内容。锁相环在工作的过程中，当输出信号的频率与输入信号的频率相等时，输出电压与输入电压保持固定的相位差值，即输出电压与输入电压的相位被锁住，这就是锁相环名称的由来。时钟管理单元CMT的总体框图如下图所示。

2023-03-31 10:20:23 3060

原创 verilog hdl中generate用法

verilog hdl中generate

2022-11-18 15:26:29 100

空空如也

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原创 vivado bitstream文件位置

原创 vivado报错common17-345

原创牛客VL25输入序列连续的序列检测

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原创 Vivado clocking wizard IP核PLL/MCMM配置

原创 verilog hdl中generate用法

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原创 vivado报错common17-345

原创 牛客VL25输入序列连续的序列检测

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原创 Vivado clocking wizard IP核PLL/MCMM配置

原创 verilog hdl中generate用法

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