GEZEL生成vhdl, 产生warning, 底层block被删除,只剩top-module输入输出pin工作。
原因,topmodule只有CLK,RTS和一个LED,没有 pin 和底层的module接。由于topmodule的信号和底层module接产生问题。
解决办法:增加top-module的一个port, 和底层信号的一个输出相接。
检查办法之一:在design summary中检查Number of occupied Slices
GEZEL生成vhdl, 产生warning, 底层block被删除,只剩top-module输入输出pin工作。
原因,topmodule只有CLK,RTS和一个LED,没有 pin 和底层的module接。由于topmodule的信号和底层module接产生问题。
解决办法:增加top-module的一个port, 和底层信号的一个输出相接。
检查办法之一:在design summary中检查Number of occupied Slices