rand和randc有什么区别

本文介绍了SystemVerilog中rand和randc关键字的差异。rand用于随机采样,可能出现重复值,而randc则确保所有可能的值在重复之前至少出现一次,实现循环随机。例如,rand声明的变量可能会产生1,0,0,2,3,3...这样的序列,而randc声明的变量则会产生0,3,2,1...的序列。

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前言

在systemverilog中,随机变量可以通过两个关键字来进行修饰,rand和randc,本文大概介绍一下这两个关键字的区别。


一、rand和randc的区别

简单的说,rand是随机,randc是循环随机。

rand相当于样本放回的随机采样,相邻两次可能相同。
randc则是拿一个少一个,当每个可能的值都出现一遍后才会重复。
例如:
rand bit [1:0] a; // 1, 0, 0, 2, 3, 3, …
randc bit [1:0] b; // 0, 3, 2, 1, …
在这里插入图片描述


总结

rand是随机,randc是循环随机。

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