知识点之第一波

大学的时候一直在使用Quartus II 13.0版本，实习的时候一直在用15.0版本，突然转到Diamond有些不习惯，在利用lpf文件分配管脚的时候，突然发现有些内容自己现在才真正体会到具体的含义，一些小的知识点，特此总结。

（1）BLOCK RESETPATHS是一个全局约束（global preference）。主要用于禁止TRACE分析异步复位和异步置位路径的时序信息。

（2）BLOCK ASYNCPATHS也是一个全局约束，主要用于禁止TRACE分析输入到寄存器路径的时序信息。

（3）LVDS信号与RSDS信号的区别：RSDS： Reduced Swing Differential Signal微摆幅差分信号的缩写。和LVDS一样也是一种低电压差分信号；只不过电压摆幅更小为±200mV并且电压摆幅可调（LVDS信号电压摆幅为±350mV，不可调），一个驱动差分线对的电流源组成，电流为2mA(LVDS电流为3.5mA），电流更小、功率更低，所以称为：微摆幅差分信号，和LVDS信号相比有更优越的性能（包括加速性能、低功耗以及低EMI），往往用于传输要求更高的时序控制电路和液晶屏源极驱动电路之间的连接信号。RSDS按串行模式传送数据，信号触发是双沿的。整个总线宽度含九对数据信号（RGB）和一对时钟信号。在传输信号的内容方面：LVDS包含 RGB数据、使能、行场同步信号。RSDS只包含 RGB数据信号（这正好符号液晶屏源极驱动电路的需要）。

（4）PLL与DLL的区别：PLL是模拟电路的，把相位差变成压差，然后控制VCO，调整输出时钟；DLL是数字电路的，把相位差变成延迟信号，然后通过延迟线调整输出时钟。

（5）胶合逻辑：首先，胶合逻辑（dule logic）是连接复杂逻辑电路的简单逻辑电路的统称，比如一个ASIC芯片内部有微处理器，存储器功能块或通信功能块之类的功能单元，这些功能单元通过较少的粘合逻辑连接起来。在PCB层，粘合逻辑可以使用具有较少逻辑门的“粘合芯片”实现（例如PAL，CPLD，GAL）。其次，“Don't add glue logic at the top level”是指在设计的顶层连接各个子模块的时候要直接相连，而不要插入一些简单逻辑来连接各个子模块，比如把信号反向，复杂点的就可能是在设计的顶层加入大的组合逻辑。最后，综合工具在分析输入延时与输出延时的时候是按照module层次化来分析的，顶层出现gluelogic的时候会影响module之间的时序，因为综合工具不会去优化gluelogic的时序。在文本输入与原理图输入的工程中，原理图作为顶层文件时，原理图中的模块必须都是采用文本输入之后生成的，这样便避免了胶合逻辑，让综合器更好地综合我们设计的电路。

（6）阻塞赋值与非阻塞赋值的区别：阻塞赋值是指在同一个always块中，其后面的赋值语句从概念上是在前一条赋值语句结束后开始赋值的，非阻塞赋值是首先计算语句块内部所有右边表达式(RHS)的值，然后完成对左边寄存器变量的赋值操作。例如B=A,C=B+1;那么此段代码的含义是先将A的值赋给B,C的值为A+1；B<=A,C<=B+1;而上述代码的最终结果是将A赋值给了B，但是C的值是B原来的值+1，因为最先计算的是右边的表达式。

（7）PWM：PWM的全称为脉冲宽度调制，实际是调整脉冲的占空比。当输出的脉冲频率一定时，输出脉冲占空比越大，相当于输出的有效电平越大，这样也就实现了由FPGA来控制模拟量。