使用Block Design设计方法实现PCIe-DDR传输系统

最新推荐文章于 2024-08-05 11:36:12 发布
最新推荐文章于 2024-08-05 11:36:12 发布
阅读量6.6k 收藏 67
点赞数 9
分类专栏： PCIe 文章标签： PCIe XDMA DDR  Block Design
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
本文链接：https://blog.csdn.net/altair12345/article/details/88016538
版权
本文档详细介绍了如何利用Vivado 2017.4和Xilinx UltraScale+ VCU118开发板，通过Block Design方法实现PCIe到DDR4 SDRAM的数据传输系统。主要涉及的IP模块包括PCIe XDMA、DDR4 SDRAM和AXI Interconnect。在设计过程中，配置了PCIe IP核以支持PCI Express x16和8GT/s的链接速度，添加了AXI BRAM Controller和Block RAM Generator来处理用户BAR空间。经过地址分配和设计验证，最终生成HDL Wrapper并下载比特流到开发板。系统能够在PC侧通过PCIe和DMA通道实现DDR的读写操作。
摘要由CSDN通过智能技术生成

       赛灵思推出过一起类似的视频教程http://www.elecfans.com/d/818638.html，不过版本已有些旧，并且部分步骤还可以再优化，所以在此针对Vivado 2017.4和Xilinx UltraScale+ VCU118开发板，进行了Block Design，本次实践旨在构建PC - PCIe - 片上DDR的数据传输系统，达到实际工程需要。

使用到的IP 模块：

DMA/Bridge Subsystem for PCI Express

DDR4 SDRAM

AXI Interconnect

 

可选：

AXI BRAM Controller

Block RAM Generator

 

新建RTL工程

最低0.47元/天 解锁文章
altair12345
关注
专栏目录
vcu1525 PCIe-DDR4连接方案
altair12345的博客
06-30 3489
vcu1525 PCIe-DDR4连接方案 2019年6月29日 21:04 vivado版本：2018.2 使用到的IP 模块： DMA/Bridge Subsystem for PCI Express DDR4 SDRAM AXI Interconnect 可选： AXI BRAM Controller Block RAM Generator 新建...
Xilinx中PCIe简介以及IP核XDMA的使用
bingcheby的博客
02-20 2707
例如：第一章 PCIe简介以及IP核的使用总线架构PCIe 总线架构与以太网的 OSI 模型类似，是一种分层协议架构， 分为事务层(Transaction Layer)、 数据链路层(Data Link Layer) 和物理层(Physical Layer)。这些层中的每一层都分为两部分：一部分处理出站（要发送的）信息，另一部分处理入站（接收的）信息。事务层事务层的主要责任是事务层包 TLP(Transaction Layer Packet)的组装和拆卸。
vivado2015.2安装及block_design_使用例子
06-27
vivado安装详细步骤与说明，以及使用block design从原理图设计到最后烧写到开发板上的例子。
ZYNQ系列教程 之 AXI BRAM Controler
最新发布
qq_52538756的博客
08-05 1330
AXI BRAM Controller 通过 AXI4-FULL/LITE 接口与 ZYNQ 互联。本期将介绍该 BRAM Controller IP 核的功能及其在基于 FPGA 的图像处理中的应用。BRAM Controller 用于控制 BRAM 数据缓存，实现 BRAM 和 PL 之间的数据交互。通过 PS 将查找表植入 BRAM，PL 进行读取，从而规避图像处理中复杂的线性/非线性运算。本期课程将介绍如何使用PS将查找表植入BRAM，并由PL进行读取，为后续的图像处理奠定基础。
利用Block Design在Vivado实现三位四选一多路选择器
weixin_51964133的博客
01-19 6018
一.要求：利用Block Design设计一个三位 4 选 1 多路选择器电路 二.实验原理： 真值表： Block Design原理图 三.设计过程 Block Design 将自己编写的与门，非门和或门封装成三个独立的 IP 核，在另一个 Project 中导入后，进行连线设计，然后写出 design 代码。 1)编写与门，或门，非门 1.与门：输入的每一位都和 S0,S1 相与 module andGate #(parameter SIZE = 3) (input s0, input s1, in
使用Vivado的Block Design详细步骤
热门推荐
syrg520的博客
08-28 3万+
1.选择创建Block Design并命名 2.点击Add IP,并选择ZYNQ7 3.双击 ZYNQ Processing System,打开 ZYNQ 系统的配置界面 1)PS_PL 页面提供了 PS 到 PL 的相关接口配置信息以及 PS 部分一些配置信息； 2)Peripheral I/O Pins 页面主要是对一些通用外设接口的配置； 3)MIO Configruation 页面主要是对 MIO 已经EMIO 的分配控制； 4)Clock Configruation 页面主要是对 PS 端时钟
学fpga（hls之BlockDesign）
嵌入式-老费，一个分享专业嵌入式知识的blog
05-08 2649
【 声明：版权所有，欢迎转载，请勿用于商业用途。 联系信箱：feixiaoxing @163.com】 用hls生成了ip之后，驱动也有了，verilog代码也有了。下面最重要的一步就是把ip加入到整个BlockDesign里面去，这个流程也是非常重要的。 1、准备hls代码 #include <ap_cint.h> extern "C" void led_twinkle(uint1 key, uint32 num, uint2* led) { #pragma ...
高效的VIVADO BlockDesign设计方法:将自己设计的模块信号以总线形式聚合
FPGA入门到跑路
06-03 5051
在FPGA的顶层设计中，常常会涉及到诸多模块进行相互连接。通常情况下，我们会使用verilog语言中的模块例化，来完成各个模块之间的连接，但是这样可读性太差，过一段时间再来看项目，或者交给其他人，要理清模块之间的连接情况，需要额外花费大量时间。
zynq-7000 嵌入式系统设计与实现
04-24
### ZYNQ-7000嵌入式系统设计与实现 #### 一、ZYNQ-7000概述 Xilinx Zynq-7000 系列是赛灵思（Xilinx）公司推出的一款高度集成的可编程片上系统（SoC），它结合了强大的ARM Cortex-A9 MPCore 处理器系统（PS）和可...
PCIE-XPDMA-Simple DMA传输笔记
星旭的博客
05-22 2184
参考的手册地址： a). Xilinx PCIe axi memory mapped手册地址链接：https://china.xilinx.com/support/documentation/ip_documentation/axi_pcie/v2_8/pg055-axi-bridge-pcie.pdf b). xapp1171文档PCI Express Endpoint-DMA Initiato...
PCIE-XPDMA-SGDMA调试笔记
星旭的博客
05-22 3576
参考的手册地址： a). Xilinx PCIe axi memory mapped手册地址链接：https://china.xilinx.com/support/documentation/ip_documentation/axi_pcie/v2_8/pg055-axi-bridge-pcie.pdf b). xapp1171文档PCI Express Endpoint-DMA Initiato...
【ZYNQ-7000开发之六】使用PS控制DDR3的读写
RZJMPB的博客
12-25 1万+
本编文章的目的主要用简明的方法对DDR3进行读写，当然这种方式每次读写都需要CPU干预，效率是比较低的，但是这是学习的过程吧。本系列文章尽可能的让每一个实验都相对独立，过程尽可能保证完整性，保证实验的可重现性。 但是用到的模块或者IP的具体作用和用法不保证都重复详细的介绍。本文所使用的开发板是Miz702(兼容zedboard) PC 开发环境版本：Vivado 2015.2 Xilinx SDK
Block Design中各个模块的简要功能与接口介绍
FightingCSH的博客
05-10 2364
HR bank HP bank HD bank 全称 High Range High Performance High Desity 名称 高范围bank 高性能bank 高密度bank 电压范围 1.2~3.3V 1.0~1.8V 1.2~3.3V 接口速率 支持高速接口 支持低速接口 ZYNQ芯片中集成PS端与PL端，如下图所示： ...
Vivado中使用Block Design和DDR4IP核
qq_50465411的博客
08-03 3549
3、同步骤2再生成6个AXI DataMover分别控制bias、insrt、Ifm、scale、sfm、weight参数的数据；2、右侧Diagram界面中选择“+”添加IP核，搜索zynq添加Zynq UltraScale+ MPSoc。接下来需要将PL侧CNN推理加速的工程包装为IP核添加到BD的原理图中，需要创建自己的IP核。至此PS侧的IP核全部添加完毕，下面把PL侧编写的CNN加速工程生成IP核导入原理图并连线；4、添加AXI SmartConnect IP核*2，设置如下参数。
【Vivado】Xilinx UG994 Addressing for Block Designs
记录学习历程
08-15 3725
处理器等主设备需要访问外围设备和内存等从设备。主设备通过 AXI 等接口读取和写入特定地址来访问从机。IP 集成器可以创建地址分配，从从机可以在指定的地址范围被主机访问。这些地址分配用于配置主机和互连 IP，例如 SmartConnect，以便它们根据地址进行访问。......
xilinx block design address editor 计算
oldmoney
04-28 890
xilinx block design address editor 计算。最大地址 0x2434 需要14bit =16k。下载register map。
PCIE软核支持Xilinx 源码
RFSOC的博客
06-09 580
至于为何都习惯用硬Core，因为PCIE协议是很复杂的，所以耗费的资源很多，而且调试起来也比较困难，器件里面直接做成硬核，固化成HAC，就可以节省LUT/FF等资源来给其它功能模块使用。而且PCIE硬Core都是从IP供应商定制的，标准协议，FPGA集成设计起来简单，又能多卖钱，所以一般都会集成到芯片里面。PCIE的物理通路是Serdes，FPGA内的Serdes，其PMA都是硬IP，PCS可以用IP的也可以自己编写。在Serdes之上增加了传输协议，就有了PCIE协议。
PCIE学习笔记（四）Xilinx FPGA PCI Express 硬核配置
gostman的专栏
03-09 1万+
目录 2.3.2 配置核IP生成 2.3.2.1 Base模式 2.3.2.2 Advanced模式 本文主要介绍Xilinx 7系列FPGA的 IP 核配置与应用，使用的工具版本为VIVADO 2019。 2.3.2 配置核IP生成 打开VIVADO工具，点击 IP Catalog 搜索“PCIE”,双击打开”7 Series Integrated Block for Express(3.3)”.在7系列的PCIe IP核的配置包括两种模式：Base模式和Advanced模式，接下来我们主要介
评论 1
添加红包

请填写红包祝福语或标题

个

红包个数最小为10个

元

红包金额最低5元

当前余额3.43元 前往充值 >
需支付：10.00元
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包
实付元
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明：

1.余额是钱包充值的虚拟货币，按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载，可以购买VIP、付费专栏及课程。

余额充值