使用Block Design设计方法实现PCIe-DDR传输系统

最新推荐文章于 2024-09-26 19:34:31 发布
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分类专栏： PCIe 文章标签： PCIe XDMA DDR  Block Design
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本文档详细介绍了如何利用Vivado 2017.4和Xilinx UltraScale+ VCU118开发板，通过Block Design方法实现PCIe到DDR4 SDRAM的数据传输系统。主要涉及的IP模块包括PCIe XDMA、DDR4 SDRAM和AXI Interconnect。在设计过程中，配置了PCIe IP核以支持PCI Express x16和8GT/s的链接速度，添加了AXI BRAM Controller和Block RAM Generator来处理用户BAR空间。经过地址分配和设计验证，最终生成HDL Wrapper并下载比特流到开发板。系统能够在PC侧通过PCIe和DMA通道实现DDR的读写操作。
摘要由CSDN通过智能技术生成

       赛灵思推出过一起类似的视频教程http://www.elecfans.com/d/818638.html，不过版本已有些旧，并且部分步骤还可以再优化，所以在此针对Vivado 2017.4和Xilinx UltraScale+ VCU118开发板，进行了Block Design，本次实践旨在构建PC - PCIe - 片上DDR的数据传输系统，达到实际工程需要。

使用到的IP 模块：

DMA/Bridge Subsystem for PCI Express

DDR4 SDRAM

AXI Interconnect

 

可选：

AXI BRAM Controller

Block RAM Generator

 

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