hjf161105的博客

Quartus 生成pof的设置在assignments -- device -- device and pin option, 在configuration 选项卡当中，要勾上Use Configuration device，并选择好配置芯片。选择configuration scheme为Active SerialError: Can't place pins assig

$display 和 $write 任务格式：$display (p1,p2,...,pn);$write (p1,p2,..,pn);这两个函数和系统的任务作用是用来输出信息，即将参数p2到pn按照参数p1给的格式输出。参数1通常称作“格式控制”，参数p2至pn通常称作输出表列。这两个任务的作用基本相同，但是$display自动的在输出后进行换行，而$write却

task 和 function 说明语句分别用来定义任务和函数，利用任务和函数可以把函数模块分成许多小的任务和函数便于理解和调试。任务和函数往往还是大的程序模块在不同地点多次用到的相同的程序段。输入、输出和总线信号的数据可以传入、传出任务和函数。task 和 function 的不同：1）函数只能与主模块共用同一个仿真的时间单位，而任务可以自己定义自己的仿真时间单位。2）函

Verilog中的任何过程都可以属于以下四种结构的说明语句;1) initial;  2) always;  3) task;   4) function;1) initial说明语句；一个程序中的 initial 和 always 的次数是不受限制的，他们都是在仿真的一开始同时开始运行的。initial 只执行一次，而 always语句则是不断地重复活动，直到仿真活动结束

生成块可以动态的生成Verilog代码。可以用于对矢量中的多个位进行重复操作、多个模块的实例引用的重复操作、根据参数确定程序中是否包含某段代码。生成语句可以控制变量的声明、任务和函数的调用、还能对实例引用进行全面的控制。在编程时，应用关键字generate_endgenerate来说明生成的实例范围。生成实例可以是一下的以下一种或多种类型：1）模块 ；  2）用户定语原语 ； 3）

在Verilog中存在着4种类型的循环语句，用来控制执行语句的执行次数。1）forever语句： 连续执行的语句。2）repeat语句：  连续执行n次的语句。3）while语句：    执行语句，直至某个条件不满足。4）for 语句：      三个部分，尽量少用或者不用for循环。各语句的格式与注意事项：1）forever格式：    f

条件语句可以分为if_else语句和case语句两张部分。 A)if_else语句三种表达形式1） if（表达式）          2）if（表达式）               3）if（表达式1）            语句1；                    语句1；                           语句1； 

块语句是指将两条或者两条以上的语句组合在一起，使其在格式上更像一条语句。块语句分为两种：1）用begin_end语句，通常用来标识顺序执行的语句，用它标识的块称作顺序块；2）用fork_join语句，通常用来标识并行执行的语句，用它标识的块称作并行块。 A）顺序块begin    语句1；    语句2；   ....   

在Verilog HDL语言中，信号有两种赋值方式。A）非阻塞赋值（Non-Blocking）方式（如：b(1)在语句块中，上面语句所赋值的变量不能立即为下面的语句所用；(2)块结束后才能完成这次赋值操作，赋值的职位上次赋值得到的；(3)在编写可综合的时序逻辑模块时，这是最常用的复制方法。 B）阻塞赋值（Blocking）方式（如：b=a;）

Verilog HDL的语言的运算符的范围很广，按照其功能大概可以分为以下几类:(1)算术运算符 +，-，*，/，%                             优先顺序！~*  /   %+    ->   >=  ==  !==  === !===&^  ^~|&

1)系统任务:$monitor 格式：$monitor(p1,p2,p3...pn);$monitor;$monitoron;$monitoroff;任务$monitor提供了监控输出列表中的表达式或变量值的功能。其参数列表中输出格式控制字符串和输出列表的规则和$display一样。当启动一个带有一个或多个参数的$monitor时，仿真器则建