（verilog）一步步带你手写异步FIFO

最新推荐文章于 2024-04-28 17:27:13 发布
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个人知乎文章搬运，欢迎关注h700 - 知乎电子科技大学 硕士研究生 回答数 0，获得 2 次赞同https://www.zhihu.com/people/h700-87知乎文章链接（verilog）一步步带你手写异步FIFO - 知乎FIFO是英文First In First Out 的缩写，是一种先进先出的数据缓存器，没有外部读写地址线，使用起来非常简单，只能顺序写入数据，顺序的读出数据，其数据地址由内部读写指针自动加1完成，不能像普通存储器那样可以…https://zhuanlan.zhihu.com/p/545512508

 

FIFO是英文First In First Out 的缩写，是一种先进先出的数据缓存器，没有外部读写地址线，使用起来非常简单，只能顺序写入数据，顺序的读出数据，其数据地址由内部读写指针自动加1完成，不能像普通存储器那样可以由地址线决定读取或写入某个指定的地址。也正是由于这个特性，使得FIFO可以用作跨时钟域数据传输和数据位宽变换。

本篇文章分析异步FIFO的实现原理并用verilog手写实现异步FIFO。

一、双端口RAM

FIFO中用来存储数据的器件为双口RAM，我们首先搭建一个Dual Ram（双口RAM)。我们以一个深度为16，数据位宽为8的Dual Ram为例，框图和时序如下。

 

Dual Ram读端和写端采用两个时钟，可以实现读写时钟为异步时钟，也可以实现读写同时进行的功能。代码实现如下：

声明端口与内部信号

module Dual_Ram#(parameter ADDR_WIDTH=4 ,DATA_WIDTH=8)(
input wclk,input rclk,
input wr_en,input rd_en,
input [AD
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hsk777
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1.异步FIFO的定义 FIFO：First in first out的缩写，即先进先出，可以理解为一个双端口ram。异步fifo是指读写时钟不一样，有两个时钟信号，分别是读时钟信号和写时钟信号。与之对应的是同步fifo，它的读和写都由同一个时钟触发，只有一个时钟信号。 2.FIFO用途 首先做一个类比：把FIFO类比为一个蓄水池，该蓄水池有进水口和出水口。当进水量大于出水量时，可以把多余的水存入蓄水池中。当出水量大于进水量时，可以从蓄水池中取出水。由于受到重力的作用，从进水口先进入的水肯定先从出水口出来。
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其次在写代码的时候，还需要了解格雷码，地址是按照0000-0001-0010-xxxx这种增长的，但是在地址变化的过程中，地址中的位数会存在”跳变“，如从0001-0010这两个相邻码的时候，有两位发生了变化，这样是不好的。①首先是在读的视角，如果如果读一行数据的时候，刚好也在往这一行数据里面写数据，那这个时候即可判断读空了，如果再继续向下读的话，里面就没有写进的数据，读出的数据也不是我们写进去的，就是无效的。所以写满判断的条件是：在写的时钟下，写完一圈对应的地址，等于同步过来的读地址。
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异步FIFO主要由五部分组成：RAM、写控制端、读控制端、两个时钟同步端 双端口RAM：此处为伪双端口RAM进行数据存储与读出，有两组数据线、地址线、时钟线。 写控制端：写指针与满信号产生器，用于判断是否可以写入数据，写操作时，写使能有效且FIFO未满。 读控制端：读指针与空信号产生器，用于判断是否可以读取数据，读操作时，读使能有效且FIFO未空。 两个时钟同步端：读指针同步到写指针域进行“写满”判断，写指针同步到读指针域进行“读空”判断。 下文将会从双口RAM模块、读写指针（格雷码）转换与跨时钟
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异步FIFO顾名思义，是写入FIFO中数据的速度和读取FIFO中数据的速度不同，简言之就是写数据的时钟和读数据的时钟不同。异步 FIFO 有两个时钟信号，读和写接口分别采用不同时钟，这两个时钟可能时钟频率不同，也可能时钟相位不同，可能是同源时钟，也可能是不同源时钟。在现代逻辑设计中，随着设计规模的不断扩大，一个系统中往往含有数个时钟，多时钟域带来的一个问题就是，如何设计异步时钟之间的接口电路。
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以下是使用SystemVerilog编写的预读异步FIFO代码： module async_fifo #(parameter WIDTH = 8, // 数据宽度 DEPTH = 4, // FIFO深度 PRE_READ = 1) // 预读数目 (input clk, // 时钟信号 input rst, // 复位信号 input wr_en, // 写使能信号 input rd_en, // 读使能信号 input [WIDTH-1:0] data_in, // 输入数据 output logic [WIDTH-1:0] data_out, // 输出数据 output logic full, // FIFO满标志 output logic empty); // FIFO空标志 // 内部信号定义 logic [WIDTH-1:0] fifo [0:DEPTH-1]; logic [$clog2(DEPTH)+1:0] wr_ptr, rd_ptr; logic [$clog2(DEPTH)+1:0] next_wr_ptr, next_rd_ptr; logic [$clog2(DEPTH)+1:0] pre_rd_ptr; logic [$clog2(DEPTH)+1:0] count; // 初始化 initial begin wr_ptr <= 'd0; rd_ptr <= 'd0; pre_rd_ptr <= 'd0; count <= 'd0; end // 写指针逻辑 always_ff @(posedge clk or negedge rst) begin if (!rst) begin wr_ptr <= 'd0; next_wr_ptr <= 'd0; end else begin if (wr_en && !full) begin next_wr_ptr <= wr_ptr + 1; end else begin next_wr_ptr <= wr_ptr; end wr_ptr <= next_wr_ptr; end end // 读指针逻辑 always_ff @(posedge clk or negedge rst) begin if (!rst) begin rd_ptr <= 'd0; next_rd_ptr <= 'd0; end else begin if (rd_en && !empty) begin next_rd_ptr <= rd_ptr + 1; end else begin next_rd_ptr <= rd_ptr; end rd_ptr <= next_rd_ptr; end end // 预读指针逻辑 always_ff @(posedge clk or negedge rst) begin if (!rst) begin pre_rd_ptr <= 'd0; end else begin if (rd_en && !empty) begin if (pre_rd_ptr == rd_ptr) begin pre_rd_ptr <= next_rd_ptr; end end else begin pre_rd_ptr <= rd_ptr; end end end // 计数器逻辑 always_comb begin count = (wr_ptr - rd_ptr >= 0) ? wr_ptr - rd_ptr : (DEPTH + wr_ptr - rd_ptr); end // 数据写入逻辑 always_ff @(posedge clk or negedge rst) begin if (!rst) begin // 初始化 for (integer i = 0; i < DEPTH; i++) begin fifo[i] <= 'd0; end end else begin // 写入数据 if (wr_en && !full) begin fifo[wr_ptr] <= data_in; end end end // 数据输出逻辑 always_comb begin if (count == 0) begin empty = 1; end else begin empty = 0; end if (count == DEPTH) begin full = 1; end else begin full = 0; end if (count > PRE_READ) begin data_out = fifo[pre_rd_ptr]; end end endmodule

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