好的,以下是一个简单的异步 FIFO 的 Verilog 代码示例:
module async_fifo (
input clk,
input rst,
input wr_en,
input [7:0] wr_data,
output reg full,
output reg empty,
input rd_en,
output reg [7:0] rd_data
);
parameter depth = 8;
reg [7:0] mem [0:depth-1];
reg [3:0] wr_