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RSS订阅原创 基于FPGA对信号连续做FFT开发调试总结
基于FPGA对信号连续做FFT开发调试总结一、概述二、各个模块配置介绍1、PLL时钟模块2、RAM模块3、FIFO模块4、FFT模块三、测试代码一、概述在实际工程中，往往需要对ADC（模数转换）数据不间断的做FFT，或者在基于OFDM数字通信中，需要对连续输入的数据不间断地处理，因为这里采用了xilinx的RAM、FIFO和FFT等IP核，实现对连续输入的数据做256点FFT，并插入32点CP（循环前缀），最后将FFT的结果连续输出，符合实际应用需求。其中:1、RAM用于存储256点正弦信号并且连续不
2022-02-23 11:19:16
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原创 Xilinx FFT IP使用总结
Xilinx FFT IP使用总结一、概述二、FFT IP 配置过程1、步骤一：配置FFT 点数及工作模式2、步骤二：配置数据格式、输出数据顺序、循环前缀等信息3、步骤三：配置内部资源优化选项4、步骤四：查看生成了FFT信息，重点注意生成参数的格式三、FFT IP的test bench四、FFT结果及时序分析1、整体时序波形2、FFT输入数据时序波形3、FFT输出结果时序波形4、FFT输出结果分析1）FPGA计算结果2）matlab计算结果3）结果比对五、基2突发、基4突发、pipeline三种模式资源占用
2022-01-13 16:41:46
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原创 晶振技术指标小结
晶振技术指标小结一、概述二、晶振的定义及分类1、普通封装晶体振荡器(SPXO)2、压控式晶体振荡器(VCXO)3、温度补偿晶体振荡器(TCXO)4、恒温晶体振荡器(OCXO)三、晶振的主要技术指标的理解1、频率准确度与频率稳定度2、长期稳定度与短期稳定度3、其他技术指标一、概述晶振是我们电路中必不可少的核心器件，是我们板卡的心脏，本文将晶振的主要技术指标整理如下，便于后续选型参考，以加深对晶振频率稳定度的理解，理解有误之处还请大家留言拍砖o(∩_∩)o。二、晶振的定义及分类晶体振荡器是指从一块石英晶
2021-12-28 17:23:42
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原创 单bit跨时钟域实现总结
单bit跨时钟域实现总结一、概述二、跨时钟域时序图三、verilog HDL实现代码及关键点（见代码注释）四、增加了握手机制五、实现过程一、概述在网上看到一篇单bit跨时钟域的verilog HDL实现代码，为便于以后查看归纳到本文中，重点对其中一些实现技巧做总结。二、跨时钟域时序图跨时钟域的时序图说明如下：1） 将src_clk时钟域的输入脉冲转换为src_clk时钟域的电平信号src_state；2）对src_data电平信号进行打拍（一般可打2拍）同步到dst_clk时钟域；3）对dst
2021-12-24 14:26:11
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原创 定点数基础知识小记
定点数基础知识小记一、概述二、定点数的定义三、负数求补码的三种方法四、浮点转定点的一些方法：五、说说浮点数一、概述在设计实现一套通信算法时，通常我们先用浮点数进行仿真，达到预期效果后将浮点数转换为定点数再次仿真比对是否达到预期结果，最后根据定点数在FPGA或DSP上实现，可见定点数在实际算法仿真及实现上的重要性。当然在一些雷达、医学成像等领域，可以直接用浮点数实现算法，将占用很多FPGA或DSP处理资源，处理时间也将大幅增加。因此这里浮点数的大动态范围高精度、实现简单但占用很多资源，与定点数的动态范
2021-12-08 15:08:18
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原创 通过matlab filter designer生成滤波器方法简要总结
通过matlab filter designer生成滤波器方法简要总结通过matlab filter designer生成滤波器方法简要总结一、概述二、滤波器配置三、滤波器系数生成四、其他通过matlab filter designer生成滤波器方法简要总结一、概述在前面的文章中，我们介绍了Filter Solutions这个滤波器工具，该工具的特点是可以生成模拟电路和C代码，本文将简要介绍matlab中的filter designer滤波器工具的使用方法，该工具功能更加全面。二、滤波器配置在ma
2021-12-03 11:14:18
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原创 基于双口RAM的串行FIR滤波器实现总结
基于双口RAM的串行FIR滤波器实现总结基于双口RAM的串行FIR滤波器实现总结一、概述二、滤波器参数说明三、总体设计方案总结四、HDL代码实现1、顶层代码实现2、双口RAM的IP调用总结3、系数ROM的IP调用4、乘法累加器的调用5、控制模块的代码实现五、仿真结果基于双口RAM的串行FIR滤波器实现总结一、概述本文总结了基于双口RAM实现串行FIR滤波器的设计方案和HDL具体实现。FIR滤波器串行设计方案的特点是可以节省乘累加器资源，仅需要一个乘累加器，代价是滤波处理速率有限，适用于低采样率的数字滤
2021-12-02 11:32:01
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原创 FPGA实现转置型FIR滤波器总结
FPGA实现转置型FIR滤波器总结FPGA实现转置型FIR滤波器总结一、概述二、参数设计三、FIR结构设计四、RTL代码实现及仿真效果FPGA实现转置型FIR滤波器总结一、概述前文介绍了FIR滤波器的基本原理及结构，下面总结实际工程中用FPGA实现转置型FIR滤波器的过程。二、参数设计首先我们用Filter Solutions工具生成17抽空的FIR滤波器，滤波器相关参数如下图，滤波器系数为16bit，输入滤波器的信号为1MHz+10MHz的混合双频信号。滤波器的幅频响应如下图：为保证累加运
2021-11-23 17:48:09
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原创 FIR滤波器直接型、转置型、对称型结构原理总结
FIR滤波器直接型、转置型、对称性结构原理总结FIR直接型、转置型、对称型滤波器结构原理总结一、概述二、直接型结构FIR滤波器三 、转置型结构FIR滤波器四 、FIR滤波器的线性相位FIR直接型、转置型、对称型滤波器结构原理总结一、概述FIR数字滤波器在实际工程中会经常用到，即其脉冲响应是由有限个采样值组成的，抽头系数为N，阶数为N-1的FIR系统的转移函数和差分方程如下：FIR的转移函数H(z)的极点为0，因为FIR系统为稳定系统，如果其零点在单位圆内，则为最小相位系统。从FIR的差分方程来看
2021-11-19 16:08:22
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原创 Xilinx FIR IP使用方法总结
Xilinx FIR IP使用方法总结一、概述二、配置界面步骤1步骤2步骤3步骤4三、生成的滤波器模块接口四、滤波仿真效果一、概述在通信数字信号处理的实际工程中会经常用到FIR滤波器，本文重点总结了在vivado环境下调用FIR IP核的使用方法。本次设计的是一个通带频率为500kHz的FIR低通滤波器，滤波器阶数是16阶，滤波器窗函数为汉明窗，信号采样频率为50MHz，对500KHz+10MHz的混合信号进行低通滤波器。二、配置界面下面对调用FIR IP核的配置过程说明如下：步骤1加载.coe
2021-11-11 10:24:40
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原创 xilinx .coe文件格式总结
xilinx .coe文件格式总结xilinx中的.coe文件主要用于对ROM/RAM的初始化，以及用于存储滤波器系数，两种格式略有不同。ROM/RAM的初始化文件格式memory_initialization_radix = 10; memory_initialization_vector = 0,3,6,9,12,16,19,22,25,28,31,34,37,40,43,46,49,51,54,57;存储滤波器系数文件格式radix=16;coefdata= 0137,
2021-11-10 17:38:25
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原创 使用Filter Solutions 2019设计数字滤波器简介
使用Filter Solutions设计数字滤波器简介一、概述二、步骤步骤1步骤2步骤3步骤4三、总结一、概述在通信数字信号处理中，会经常涉及到数字滤波器的设计，核心是数字滤波器系数的生成，Filter solutions是一款很方便的滤波器设计软件，本文简要介绍了通过Filter solutions（版本为2019，提倡使用正版，o(∩_∩)o）设计FIR数字低通滤波器的方法，便于以后查看。二、步骤步骤1选择FIR滤波器，填写滤波器项目参数，具体操作如下图:1、首先选择FIR滤波器，滤波器类型
2021-11-10 17:23:08
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原创 Vivado IP核Global 和 out of context per IP两种综合方式区别
Vivado IP核Global 和 out of context per IP两种综合方式区别两者区别OOC生成的文件注意、注意、注意1、更新IP核参数时需注意2、IP核中包括高阻态时需注意两者区别在用vivado 生成IP核时，有两种综合方式：Global和out of context per IP。Global模式可以理解为全局综合，当整个工程中的某个文件修改综合时，之前生成的IP核将被重新综合，而out of context per IP模式被称为OOC模式，在生成综合IP核时，已经将IP核综合
2021-11-10 16:14:09
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原创 FS FT DTFT DFT关系及频谱分析总结
FS FT DTFT DFT关系及频谱分析总结一、概述二、几种傅里叶变换的理解1、FS:傅里叶级数2、FT:傅里叶变换3、DTFT:离散时间傅里叶变换4、DFT:离散傅里叶变换三、几种傅里叶变换的关系四、频谱分析1、频谱泄露2、频谱分辨率五、DFT的应用一、概述本文总结了对信号的傅里叶级数、傅里叶变换、离散信号傅里叶变换、离散傅里叶变换的理解及之间的关系，还有在频谱分析中的一些现象。通过DSP或FPGA实际通信或数字信号处理算法时，会涉及到对这些基本知识的理解，为此回顾并夯实基础。文章中理解错误的地方，
2021-10-27 17:35:28
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原创 基于FPGA实现CIC升采样滤波器verilog HDL代码总结
基于FPGA实现CIC升采样滤波器verilog HDL代码总结一、概述二、设计说明三、代码实现1、顶层代码2、产生正弦信号代码（调用了xilinx RAM IP）3、CIC升采样滤波实现代码四、仿真结果一、概述上文中我们总结了CIC基本原理设计，本文将基于xilinx FPGA通过verilog HDL实现CIC升采样及仿真情况总结如下，作为相关项目开发参考。二、设计说明系统工作时钟50M正弦信号频率50M/16/8=0.390625MHz正弦信号采样频率50M/16=3.125Msps，每个
2021-10-14 11:26:37
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原创 CIC滤波器设计原理总结
CIC滤波器设计原理总结一、CIC滤波器应用概述二、基本原理理解1、模拟与数字信号关于频率的理解2、变采样对信号频率搬移变化的理解3、升采样（内插）与降采样（抽取）方法三、CIC滤波器幅频响应直观认识四、CIC滤波器设计级联框图一、CIC滤波器应用概述在通信数字信号上下变频时，经常会用到对数字信号的升采样和降采样，即通过CIC数字速率器实现变采样率，下面将总结CIC滤波器设计原理，便于FPGA实现参考。二、基本原理理解在研究CIC滤波器前，需要真正弄明白并理解一些基本概念，具体整理如下。1、模拟与
2021-10-12 15:25:28
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原创 基于verilog HDL实现DDS代码总结
采用verilog HDL实现DDS代码总结 一、概述二、生成RAM初始化文件三、配置调用xilinx的单口RAM IP四、HDL代码实现五、testbench一、概述根据上文DDS的设计方案，下面将verilog HDL实现DDS的过程及代码总结如下，其中采用xilinx的单口RAM存储一个周期256点的正弦波，用8比特位进行定点量化，其中1位为符号位。二、生成RAM初始化文件xilinx的RAM或ROM初始化文件格式为.coe文件，文件格式如下,xilinx会自动转换为mif格式。memory
2021-09-27 17:33:52
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原创 基于FPGA的DDS实现原理总结
基于FPGA的DDS实现原理总结一、概述二、原理框图三、频率计算一、概述DDS，直接数字频率合成，可以产生正弦信号，用于上下变频，本文简要介绍了通过FPGA实现DDS的原理设计框图，输出正弦波波频的计算公式。二、原理框图FPGA实现DDS的原理组成框图如下图所示，内部模块主要包括相位累加寄存器和RAM或ROM存储器组成，其中，相位累加器寄存器的32位输出要截取高8位作为RAM的寻址地址，RAM位宽为8位，存储深度为256，存储了一个周期256点的正弦信号。输入信号包括频率控制字M，初始相位（作为相位
2021-09-27 13:38:18
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原创 verilog实现异步FIFO代码总结
verilog实现异步FIFO代码总结一、概述二、写FIFO控制模块三、读FIFO控制模块四、XILINX的simple dual port RAM模块五、顶层模块六、testbench七、仿真波形一、概述前面的文章总结了FIFO的基本原理和整体设计框图，下面将具体的verilog实现FIFO的代码总结如下。参考之前的设计框图，主要分成了w_fifo_ctrl、r_fifo_ctrl和sig_dp_ram三个文件（模块）。二、写FIFO控制模块w_fifo_ctrl模块的verilog实现代码如
2021-09-24 15:26:10
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原创 实现异步FIFO的基本原理总结
实现异步FIFO的基本原理总结一、概述二、基本原理1、写满与读空2、格雷编码三、FIFO实现方案1、整体模块划分2、读写FIFO控制子模块内部框图一、概述前文中我们通过调用XILINX提供的FIFO IP核熟悉了FIFO的具体功能，后续我们将用verilog HDL自己实现一个异步FIFO，更彻底地搞懂FIFO的基本原理。我们知道整体设计是具体实现的前提，因此在用HDL实现异步FIFO前，将后续实现FIFO中涉及的基本知识和FIFO内部组成模块设计等内容总结如下。二、基本原理1、写满与读空在上文中
2021-09-23 11:46:43
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原创 xilinx FIFO使用总结
Xilinx FIFO使用总结FIFO是我们在FPGA开发中经常用到的模块，在数据缓存和跨时钟域同步等都会有涉及。在实际工程使用前，我们需要熟悉掌握FIFO IP的配置过程及时序特点。下面对xilinx的FIFO IP在vivado下的配置过程，以及主要信号的时序关系总结如下。其中，FIFO为同步FIFO，位宽为16bit，深度为128。一、配置过程1、首先，选择native类型的FIFO，然后选择common clock block RAM，即采用读写采用相同时钟的块RAM，如果FIFO深度小于
2021-09-15 14:36:15
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原创 参考TLC5615基于verilog HDL实现SPI时序
参考TLC5615基于verilog HDL实现SPI时序下面参考TLC5615 DAC芯片，用verilog HDL实现了SPI时序，便于大家参考，下面将代码整理如下，具体请参考注释。module spi_test(input wire sclk,//系统时钟，50MHzinput wire rstn,//系统复位output reg spi_cs,//SPI片选，低电平有效output reg spi_clk,//1MHz//SPI时钟output reg spi
2021-08-31 11:55:41
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原创 FPGA保持时间检测机理及影响因素分析
FPGA保持时间检测机理及影响因素分析本文分别将FPGA保持时间检测机理，以及影响因素分析总结如下。一、时序引擎是如何进行保持时间检查的第一步：确定保持时间要求保持时间=保持时间的捕获沿-保持时间的发起沿。保持时间要求是以建立时间要求为基础的，保持时间要求有两种情况，如下图所示。1、当前建立时间的发起沿产生的数据不能被当前建立时间的捕获沿的前一个有效沿捕获；2、当前建立时间的发起沿的下一个有效沿产生的数据不能被当前建立时间的捕获沿捕获。如何理解这两种情况要求，个人理解，就是采集旧数据时，不能
2021-07-21 14:10:55
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原创 FPGA建立时间检测机理及影响因素分析
FPGA建立时间检测机理及影响因素分析FPGA时序工具的时序引擎是如何检测FPGA建立时间的？影响建立时间裕量的因素又有哪些？下面将总结如下。FPGA建立时间检测步骤第一步：确定建立时间要求建立时间要求=建立时间的捕获沿-建立时间的发起沿。时序引擎会找到发起时钟和捕获时钟的最小公共周期，然后再最小公共周期内找到所有发起时钟沿和捕获时钟沿的所有可能的情况，并在所有可能的情况中挑选最小的建立时间要求（大于0），从而确定发起沿（Launch edge）和捕获沿（Capture edge）。如下图，找到
2021-07-20 10:51:57
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原创 FPGA中的四种常见时序路径分析
FPGA中的四种常见路径分析第一种：从FPGA输入引脚到目的寄存器的数据输入端口数据由Board Clock发起并在FPGA外部产生，数据经过input delay的延迟后到达FPGA的输入端口，然后数据经过FPGA的internal Delay后到达目的时钟驱动的目的寄存器。这种路径是没有源时钟路径的，用户需要约束Input Delay和时钟来告知时序引擎必要信息，时序引擎才能正确的分析这种路径。第二种：从源寄存器的时钟输入端口到目的寄存器的数据输入端口数据由源时钟发起并在FPGA内部产生，数
2021-07-19 15:46:10
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原创 FPGA时序分析基础知识总结
FPGA时序分析基础知识总结下面将FPGA时序分析涉及到的基础知识总结如下。时序分析目的时序分析的本质是一种时序检查，目前是检查FPGA中所有的D触发器能否正常工作，也就是检查D触发器的同步输入的数据端口是否满足建立时间（setup time）和保持时间（hold time）的要求。还有一个容易忽略的就是D触发器的异步复位端口是否满足恢复时间（recovory time）和移除时间（removral time）要求。时序分析工具静态时序分析工具有：1、Xilinx vivado2、Alte
2021-07-19 15:20:38
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原创 FPGA建立时间、保持时间原理总结
FPGA建立时间、保持时间原理总结FPGA时序分析的前提是充分理解建立时间、保持时间等基本参数的由来，下面将FPGA中D触发器（FF）的Tco、Tsetup（建立时间）、Thold（保持时间）基于原理总结如下。一、D触发器内部组成D触发器主要由主锁存器和从锁存器组成，在时钟信号CLK上升沿时，将输入端信号D输出到Q端。基本工作过程是：当CLK为低电平时，将输入信号D锁存到主锁存器中，当CLK由低电平转变为高点平时，将主锁存器中的值通过从锁存器输出到Q端。二、参数的基本概念如下图，建立时间Tset
2021-07-09 13:55:17
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原创 AXI接口协议学习总结
AXI接口协议学习总结下面将AXI接口协议学到的相关内容整理如下一、AXI接口协议定义AXI是Advanced eXtensible Interface的缩写，译为高级可扩展接口协议，是ARM公司提出的AMBA（Advanced Microcontroller Bus Architecture）高级微控制器总线架构的一部分，是一种高性能、低时延、高带宽的芯片内部多主机与多从机互连总线，可以用来替代APB和AHB总线，2003年发布了AXI第一版即AXI3.0（称为AXI3），2010年发布了AXI第二
2021-07-05 16:14:29
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原创 xilinx ZYNQ程序固化过程总结记录
xilinx ZYNQ系列程序固化过程总结记录下面将xilinx ZYNQ系列程序固化过程总结记录如下第一步：创建FSBL在File栏创建一个Application Project，便于区分应用程序，将其命名为FSBL，程序类型选择Zynq FSBL，如下面两图。创建后会在SDK左侧工程导航栏中看到FSBL和FSBL_BSP两个自动生成的文件，如下图。第二步 生成BOOT.bin固化文件。在SDK左侧工程导航栏中，右键需要固化的应用代码文件，选择creat BOOT image选项，生成
2021-05-18 15:39:42
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原创 在openwrt添加并单独调试应用代码的方法记录
在openwrt添加并单独调试应用代码的方法记录概述往往应用代码会反复修改调试，如果每次都在系统集成应用程序然后刷系统版本的这种方法过于繁琐，下面将添加及单独调试应用代码的方法记录如下，便于以后查看。步骤1：添加代码及makefile在./package文件夹下创建应用程序文件夹example，其中包括Makefile及src文件夹，src文件夹下包括main.c源代码文件和Makefile。其中，example下的Makefile内容如下：#:# Top level makefile for
2021-04-14 14:55:51
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原创 openwrt 自启动实现4G路由器功能总结
openwrt 自启动实现4G路由器功能总结概述本篇文件总结了通过openwrt自启动，实现4G路由器功能过程，便于以后实现方法追溯和总结。openwrt自启动方法步骤1在/etc/init.d/目录下自定义一个脚本文件，例如test步骤2按照下面格式，在start内填写需要增加的自启动代码#!/bin/sh /etc/rc.commonSTART=99start() {}注意：START=99 代表该脚本的启动顺序为99，不是第99个执行的脚本，而是一个级别，数字越小，启动的越早
2021-04-14 14:14:03
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原创 解决4G路由器内网无法ping通外网问题总结
解决4G路由器内网无法ping通外网问题总结一、概述在开发调试4G路由器过程中，出现内网计算机（192.168.8.0网段）无法ping通外网基站问题（192.168.11.0网段），主要是对iptables配置方法没有充分理解，下面将该问题解决过程总结如下。二、iptables简介iptables是路由器常用到的防火墙开源软件，具有NAT等常用路由功能，下面是整理的iptables笔记，通过笔记加深印象，便于查看。三、问题解决过程电脑动态获取IP地址（192.168.8.0网段）后，无法
2021-04-08 14:25:17
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原创 openwrt基于luci的web管理界面配置方法
openwrt基于luci的web管理界面配置方法概述openwrt系统中已经具有uhttpd服务，因此采用openwrt的嵌入式设备通过web界面进行配置管理将十分方便，安装luci后即可实现web配置管理功能，但是查询网上安装luci的方法会有问题，因此将自己亲测的基于luci的web管理界面配置方法整理如下。尝试百度查找到luci安装方法，但是均安装失败；方法一：1、Add the following line to your OpenWrt feeds.conf:src-svn luc
2021-04-06 20:11:30
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原创 openwrt添加驱动代码的方法总结
openwrt添加驱动代码的方法总结在openwrt嵌入式产品开发中，需要将4G模块驱动代码直接编译到系统中，省去了生成ko驱动文件手动加载操作，下面将驱动代码添加到openwrt的方法总结如下。步骤1:拷贝驱动代码将需要添加的驱动代码（*.c）拷贝到linux内核driver对应的文件夹下。/openwrt/openwrt-hiwooya/build_dir/target-mipsel_24kec+dsp_uClibc-0.9.33.2/linux-ramips_mt7688/linux-3.1
2021-03-31 14:02:34
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原创 read串口数据实现阻塞方式的两种方法
read串口数据实现阻塞方式的两种方法方法一以阻塞方式打开串口设备，即在open中去掉非阻塞参数O_NDELAY（O_NOBLOCK），并且设置c_cc[VMIN]>0，c_cc[VTIME] = 0。 /*----------------Open the ttyUSB0 SerialPort node-------------------*/ fd = open("/dev/ttyUSB0", O_RDWR | O_NOCTTY | O_NDELAY); /* O_
2021-03-26 17:18:45
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原创 通过阻塞/轮询向ttyUSB串口设备收发AT命令
通过阻塞/轮询向ttyUSB串口设备收发AT命令一、概述本文总结了分别使用阻塞、轮询两种方式，向ttyUSB串口设备（4G模块）发送AT命令，并读取AT命令返回的结果。二、read阻塞方式首先需要以阻塞方式打开ttyUSB串口设备，即open第三个参数中不包括NDELAY（NOBLOCK）参数fd = open("/dev/ttyUSB0", O_RDWR | O_NOCTTY); /* O_RDWR - Read/Write access to serial port
2021-03-25 20:43:59
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原创 代码及函数注释头整理
源程序文件头及函数头注释整理由于产品开发进度紧张，软件开发人员往往忽视代码注释的重要性，导致代码维护困难，可读性较差，为软件质量问题埋下隐患。其实，磨刀不误砍柴工，良好的代码注释习惯不仅为了体现个人软件编程的专业素质，随着代码量的剧增，自己维护起来也会逻辑清晰。下面将源程序文件头及函数头注释整理如下，便于以后参考查看。源程序文件头注释/**************************************************************************** - Copy
2021-03-25 16:18:02
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原创 ctags使用方法小结
ctags使用方法总结一、概述在ubuntu环境中，主要使用vim阅读查看软件源代码，经常会追溯代码中的变量或函数定义位置，而ctags工具提供了比较方便的追溯手段，下面将ctags安装以及与vim配套使用方法总结如下。二、ctags安装步骤1、在ubuntu采用apt-get指令安装ctags时可能会有报错，可以先查找apt进程号然后将apt进程关闭，最后再安装ctags，具体操作指令如下：>ps -A | grep apt>kill 3970>apt-get instal
2021-03-24 16:35:14
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原创 板卡与计算机uart串口调试总结
板卡与计算机UART串口调试总结一、概述UART串口在嵌入式产品开发调试过程中会经常用到，下面将板卡与计算机串口通信调试过程总结如下，一来便于以后查看，二来尽量少走弯路。二、串口定义UART串口定义UART串口在嵌入式板卡中经常使用，一般有VCC, GND, RX, TX这4个引脚, 我们只用到其中的GND、RX、TX这三个引脚。UART串口电平标准为TTL电平, 低电平为0(0V)，高电平为1（3.3V或以上）。COM串口定义COM串口是计算机经常用到的，采用了9针定义（如下图所示），我们
2021-03-22 11:18:53
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原创 VMware虚拟机网络模式配置实例----仅主机模式
VMware虚拟机网络模式配置实例----仅主机模式定义与NAT模式比较，仅主机模式（host-only）可以理解去掉了虚拟NAT设备，然后主机通过VMnet1虚拟网卡连接VMnet1虚拟交换机，与其他虚拟机进行通信。host-Only模式将虚拟机与外网隔离，使得虚拟机和主机形成一个独立的系统。实操仅主机模式配置与NAT模式配置类似，下面是具体步骤。步骤1如下图，通过虚拟机网络编辑器，配置为仅主机模式，IP网段配置为192.168.33.0网段。如下图，在DHCP设置中，配置好192.16
2021-03-17 15:28:52
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