AES加密解密算法的FPGA实现（一）

最新推荐文章于 2024-04-22 09:48:22 发布
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AES加密解密算法的FPGA实现（一）

比较简单的FPGA项目，主要亮点在于消耗的资源比较少吧，加密加解密整个模块在Spartan6 xc6slx9下验证为463 Slice,在Cyclone IV下验证为805 LE。网上大多数代码只有加密部分，也没有仔细考虑过优化。源代码已经上传至github。毕竟还是第一次做大一点的项目,不够完善的地方还请多多指教。

目录

总体结构设计

总体设计方案

整体模块按功能可分为加密部分和解密部分，通过输入端口mode进行选择。实际功能模块有，加密解密共用的密钥异或模块Xorkey，S盒替换模块Dsbox、Inv_sbox，行变换模块Row_trans，列混合模块Col_trans以及密钥扩展模块Key8bit。由于解密部分与加密的执行顺序不同以及解密部分密钥扩展的特殊性，针对解密部分还有时序调整 Time_adjust、Inv_comb模块，密钥存储模块Keysave，以及一片用于存储输入数据的FIFO。整体由Control模块控制。

对于加密，Xorkey模块将输入的数据进行异或，Dsbox由rom实现，行变换Row_trans模块输出地址至ram,Col_trans从ram中读取数据并进行相应的运算，密钥扩展与以上模块并行处理，一轮耗时22个时钟，从数据输入到输出完毕共用231个时钟，速率为27.7Mbps，资源消耗476LE。

对于解密，先算完十轮密钥扩展，并存至ram中，再进

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Hu_Yang_BUAA
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