FPGA----Vivado对Verilog代码加密（生成网表方式）

1、问题的提出：当有些人想浏览我们辛辛苦苦写的代码时，我们最好的方式是对代码进行加密。那此时应该怎么办呢？这就用到了网表，当然此方法做出的东西只可生产bit，而不能进行前仿真。如果想采用IEEE1735 V2对称加密方法（可以仿真），请联系作者。

2、解决方案：直接上链接Vivado生成网表文件_yundanfengqing_nuc的博客-CSDN博客_vivado生成网表如何操作？以之前写的采用有限状态机实现序列检测模块为例，现在写了个两路“101”序列检测器模块（就是把原来的例化两个），该模块的结构如下：module fsm_test_top( //系统IO input clk, input rst, //两路序列输入 input din_0, input din_1,https://blog.csdn.net/yundanfengqing_nuc/article/details/115351941?utm_medium=distribute.pc_relevant.none-task-blog-2~default~baidujs_baidulandingword~default-0-115351941-blog-124819587.pc_relevant_paycolumn_v3&spm=1001.2101.3001.4242.1&utm_relevant_index=3步骤就是：①改变综合的设置

Options中将-flatten_hierarchy设为full

More Options选项设置为-mode out_of_context

②点击综合按钮

③

1. write_verilog -mode synth_stub <design_name>.v

2. write_edif -security_mode all <design_name>.edf