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RSS订阅原创 IEEE Verilog 手册 第14章 Specify blocks
目录路径声明简单路径沿敏感路径状态依赖路径给路径赋延时传输延时格式x态传输延时选择延时值混合路径延时和分布式延时多驱output脉冲过滤控制error limit和reject limit配置别的脉冲控制能力增加x态持续时间负脉冲显示有两种hdl结构用来在结构模型（如 asic cell）中描述延时。— 分布式延时，指定事件通过module内的gates和nets所需的时间。— module 路径延时，描述事件从源端口（input po
2022-09-07 16:20:37
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原创 sdf3.0协议理解性翻译
这篇文章是对sdf3.0协议的理解性翻译，整体内容顺序结构和sdf3.0协议一致，主要是为了协助自己理解后仿真时导入的sdf里的内容。参考手册：1.《Standard Delay Format Specification》 Version3.02.《Static Timing Analysis for Nanometer Designs:A Practical Approach》，知乎有位博主对《Static Timing Analysis for Nanometer Designs:A Pra
2022-09-07 16:18:21
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原创 复位释放后通过寄存器配置时卡住了
之前写一个复位case，其中有用寄存器模型来配置寄存器，复位的节点是随机的，所以可能在配置寄存器的过程中复位，出现了一个现象是在复位释放后，寄存器模型重新开始配置，配置到一个点就会停住，检查发现是停止在复位拉低时正在配置的寄存器位置，所以就是复位导致的寄存器模型出问题了，在复位拉低后，寄存器模型也调用一下复位，问题解决~~
2022-09-07 15:17:43
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原创 仿真时需注意的设计点
信号展宽后做同步用高频时钟做了同步信号的展宽，然后用低频clk做同步，如果信号刚好展宽到低频的一个clk，这种可能发生沿打沿的情况，即展宽后的信号刚好和同步clk 同时变化，导致数据采到预期外的值。这种沿打沿在前仿或门仿时一般不会报出问题（当然如果报出来了问题，确不知道是哪儿的问题，也可以考虑是否是沿打沿导致的），在后仿时，由于会对同步寄存器做 notiming 设置，所以也不会报出问题，即能采到预期的值，所以数字仿真一般报不出来沿打沿的问题（如果可以的话欢迎指导一下...
2022-02-16 17:31:31
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原创 AXI协议学习笔记~~
AXI总线简介 AXI属于AMBA(The ARM Advanced Microcontroller Bus Architecture)家族的一员，AXI协议在AMBA3.0版本中开始出现，并在后续的AMBA4.0，AMBA5.0中持续更新，对应为 AXI3，AXI4，AXI5。 下面是AMBA家族发展简介图。...
2021-12-22 22:08:35
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原创 Following verilog source has syntax error：
编译的时候报如下类似的错误：Error-[SE] Syntax error Following verilog source has syntax error: "xx.sv", 12: token is 'uvm_reg_block' uvm_reg_block blks[$]通常这种错是提示我们编写的环境里有语法错误，比如begin end没对齐，或是哪儿少了分号，或是中括号等等，此时需要仔细核对一下这一行前面的那些代码。我这里报错主要就是前一行少了一个分号； 。。。。。。。。。。
2021-04-01 11:47:41
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转载 Linux下find命令详解（转载）
原文地址：https://blog.csdn.net/l_liangkk/article/details/81294260转载全文如下： find命令格式： find path -option 【 -print 】 【 -exec -ok |xargs |grep 】 【 command &n
2021-02-20 11:37:41
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转载 Linux中top命令详解（转载）
原文地址：https://blog.csdn.net/l_liangkk/article/details/81327854转载全文如下： top:命令提供了实时的对系统处理器的状态监视.它将显示系统中CPU最“敏感”的任务列表. 该命令可以按CPU使用.内存使用和执行时间对任务进行排序； 而且该命令的很多特性都可以通过交互式命令或者在个人定制文件中进行设定. 统计信息区前五行是系
2021-02-20 11:18:40
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原创 uvm环境code杂记
记录uvm学习和使用中的一些所得，与君共学，有异之处烦请指出~1.使用sequence。1） 一般在test的main_phase中启动sequence。在UVM中，objection一般伴随着sequence，通常只在sequence出现的地方才提起和撤销objection。Example:my_sequence seq;phase.raise_objection(this);seq = my_sequence::type_id::create(“seq”);seq.start(i_agt.
2021-01-08 18:11:18
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原创 基于python的uvm仿真脚本
声明：本文中的大多数代码都来源于 张强 编著的 《UVM实战》，这本书是初入职场时导师买的一本书，也引导我走上了验证工程师之路，在这里向作者表示感谢，也谢谢我的导师。作者书中提供了源代码的下载地址：http://www.hzcourse.com/web/refbook/detail/5651/229，首先演示一个比较简单的例子：本文的仿真软件为vcs，在linux系统上运行环境的结构如下：Dut里包含一个dut.sv，具体内容如下：Filelist里包含一个dut_sim.f, 内容如下：1：
2021-01-08 18:06:22
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空空如也
空空如也
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