IEEE Verilog 手册 第14章 Specify blocks

最新推荐文章于 2024-04-30 12:37:57 发布
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分类专栏： 仿真工具和脚本 文章标签： fpga开发
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路径声明

简单路径

沿敏感路径

状态依赖路径

给路径赋延时

传输延时格式

x态传输延时

选择延时值

混合路径延时和分布式延时

多驱output

脉冲过滤控制

error limit和reject limit配置

别的脉冲控制能力

增加x态持续时间

负脉冲显示

        有两种hdl结构用来在结构模型（如 asic cell）中描述延时。

        — 分布式延时，指定事件通过module内的gates和nets所需的时间。

        — module 路径延时，描述事件从源端口（input port或inout port）传到目的端口（output port或inout port）所需的时间。

        specify 块描述 module中的路径，以及这些路径上的delay，并可以做一些时序检查。

        specify块语法如下，

specify_block ::= 
	specify { specify_item } endspecify 

specify_item ::= 
	  specparam_declaration 
	| pulsestyle_declaration 
	| showcancelled_declaration 
	| path_declaration 
	| system_timing_check

        举例，

specify
	specparam tRise_clk_q &
最低0.47元/天 解锁文章
是小黄同学呀~~
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