仿真日记
记录仿真中遇到的各种问题,打怪升级
是小黄同学呀~~
好好学习,天天向上~~
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Following verilog source has syntax error:
编译的时候报如下类似的错误:Error-[SE] Syntax error Following verilog source has syntax error: "xx.sv", 12: token is 'uvm_reg_block' uvm_reg_block blks[$]通常这种错是提示我们编写的环境里有语法错误,比如begin end没对齐,或是哪儿少了分号,或是中括号等等,此时需要仔细核对一下这一行前面的那些代码。我这里报错主要就是前一行少了一个分号; 。。。。。。。。。。原创 2021-04-01 11:47:41 · 12523 阅读 · 3 评论 -
复位释放后通过寄存器配置时卡住了
之前写一个复位case,其中有用寄存器模型来配置寄存器,复位的节点是随机的,所以可能在配置寄存器的过程中复位,出现了一个现象是在复位释放后,寄存器模型重新开始配置,配置到一个点就会停住,检查发现是停止在复位拉低时正在配置的寄存器位置,所以就是复位导致的寄存器模型出问题了,在复位拉低后,寄存器模型也调用一下复位,问题解决~~原创 2022-09-07 15:17:43 · 951 阅读 · 1 评论 -
仿真时需注意的设计点
信号展宽后做同步用高频时钟做了同步信号的展宽,然后用低频clk做同步,如果信号刚好展宽到低频的一个clk,这种可能发生沿打沿的情况,即展宽后的信号刚好和同步clk 同时变化,导致数据采到预期外的值。这种沿打沿在前仿或门仿时一般不会报出问题(当然如果报出来了问题,确不知道是哪儿的问题,也可以考虑是否是沿打沿导致的),在后仿时,由于会对同步寄存器做 notiming 设置,所以也不会报出问题,即能采到预期的值,所以数字仿真一般报不出来沿打沿的问题(如果可以的话欢迎指导一下...原创 2022-02-16 17:31:31 · 1438 阅读 · 0 评论