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RSS订阅原创 基于TMS320C6670移植OpenCV库
分别用于存放我们所需OpenCV库中的头文件(.h和.hpp文件)和源文件(.cpp文件），注意我们不需要将c6x_emcv工程里的highgui里面的头文件和源文件存放在上述文件夹中。将c6x_emcv分别用Debug和Release编译后，分别自动生成Debug和Release文件夹，这一操作的目的是生成我们所需要的。在DSP上实现算法移植，通常需要移植OpenCV库。，代码分别打印生成图像的第一个像素的RGB像素值和在图像上生成矩形框后的第一个像素的RGB像素值。在测试工程目录下新建两个文件夹，
2024-07-17 21:12:06
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原创 SYS/BIOS系统组件同步（信号量）与任务的交互设计问题
同步（Synchronization），用于任务间同步及通信。SYS/BIOS系统中用于线程同步的组件：信号量（Semaphore)、事件（Event Module)、门（Gate)、邮箱（Mailboxe)、队列（Queue)
2024-03-18 21:18:28
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原创 线程（任务及空闲）与BIOS系统的交互配置问题
在中断处理函数中调用了printf函数，因为中断处理函数调用了不可重入函数，导致中断丢失和系统位置错误，直接导致嵌入式linux系统应用进程中的所有线程停掉，进而导致看门狗进程得不到喂狗，设备重启。可重入函数主要用于多任务环境中，一个可重入的函数简单来说就是可以被中断的函数，也就是说，可以在这个函数执行的任何时刻中断它，转入OS调度下去执行另外一段代码，而返回控制时不会出现什么错误；而不可重入的函数由于使用了一些系统资源。
2024-03-13 15:40:04
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原创 【零基础轻松学习FPGA】小梅哥Xilinx FPGA基础入门到项目应用培训教程
写一套硬件描述语言，能够在指定的硬件平台上实践相应的功能。设计定义（让LED一秒闪烁一次）设计输入（编写逻辑（使用Verilog代码描述逻辑），画逻辑图，使用IP）分析综合（由专门的EDA软件进行，Quartus，Vivado，ISE），对所写的逻辑描述内容进行分析，并得到逻辑门级别的电路内容功能仿真（使用专门的仿真工具进行仿真，验证设计的逻辑功能能够实现）对于数字电路来说，仿真是基本接近于真实情况的，是可信的。布局布线（在指定器件上将设计的逻辑电路实现）分析性能1、时序仿真（非常耗费时间）
2024-03-05 17:07:18
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转载 DSP与FPGA之间SRIO通信——数据传输问题
这里因为换了一块FPGA，所以也换了一个SRIO的端口，换到了端口0，不知道为什么它的通道工作模式指示的是4x的模式，实际上还是1x的链路。测试过程的示意图如上图所示，FPGA等待接收从DSP发过来的门铃信号，DB0和DB1分别指的是门铃的Info字段为“0”或者“1”的门铃事务，用于区分不同的工作模式。测试结果如上图所示，我们只用了port 2 上的一对链路，物理层的链路速率是3.125Gbps，DSP的主频是1GHz，因此这里的时间单位是ns。而且有时候TSC的起点不是0，所以用的时间会更少，
2024-02-29 14:59:32
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转载 DSP与FPGA之间SRIO通信——门铃中断问题
如果直接写“0”，那就是不起作用，同时可以对其它的寄存器做修改，如果想让其它的配置生效，就需要再写一次“1”，如此两次先后调用CSL_srioHwSetup才能将它的工作模式正确配置为1x/1x模式。还有一个我遇到的问题是，当时没注意到这个sys_rst是高电平复位，我直接把接了外部复位按键的Pin接到了sys_rst上，而电路上做的是低电平复位，导致没有按键按下的时候IP一直处在复位状态。，用的是下图中的电路。通过对IER寄存器的配置，可以实现对中断的管理和控制，确保中断能够按照预期的方式触发和响应。
2024-02-28 16:15:03
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转载 DSP与FPGA之间SRIO通信——设计问题
Xilinx（赛灵思公司，主要专注于可编程逻辑器件（FPGA）和相关技术的开发）的SRIO IP（Xilinx针对串行可靠互连技术开发的知识产权核心）可以用或者，数据是以的包格式传输（SRIO IP的文档里有说明）。为了实现SRIO接口直接访问DDR数据空间，需要将Hello Format包格式转换为AXI4 master接口。在我们的系统中，DSP和FPGA通过x4的SRIO链路互连，单条链路最高支持3.125Gbps。
2024-02-27 21:09:50
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原创 为什么要使用DSP？(初学者角度出发）
DSP主要用于数字信号处理领域，非常适合高密度、重复运算及大数据容量的信号处理，现在已经广泛应用于通信、便捷式计算机和便捷式仪表、雷达、图像、航空、家用电器、医疗设备等领域。DSP用于手机和基站中为移动通信的发展做出重要贡献，将在2.5G和3G中扮演重要角色，可以说DSP已经融入到生活的方方面面。对于一个项目来说，使用DSP或者MCU、ARM、FPGA 、CPLD、工业计算机或许可能都能实现要求，但是具体使用哪种CPU合适，就需要从性能、开发难度、成本上面全面考虑，如果你需要对。总得来说，DSP是一种。
2024-02-26 16:24:32
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原创 TMS320C6748的EDMA3技术总结
实例3中的LINK其实是一个复制的问题（和前面的实例类似，就是一个简单的数据搬移），相当于在实例2的基础上增加了一个LINK的功能，主要是PRAM中使能LINK和LINK地址的问题，其中第一个PRAM的配置中LINK：32*40，意思是40个PRAM，每个PRAM有32个字节。右上图（传输完成中断），只有影子区域1对应的有中断事件号，我们可以将中断事件号对应CPU中断，再在中断服务函数中实现具体的功能，而AINTC是专门给ARM用的中断事件号。实例2，其实是一个源地址索引和目标地址索引的问题。
2024-01-29 15:24:19
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原创 TMS320C6670:关于SYS/BIOS静态配置定时器Timer启用问题
Timer_ANY表示获取当前空闲的定时器ID，当定时器实例设置为Timer_ANY时，0xfffff显示选择的定时器ID为-1（即没有空余的定时器可以获得）。使用的Timer Id为2，周期Period为1000000微秒，即1秒，Start mode为自动开始，Run mode为周期的和持续的，使用的Timer half为默认的32位定时器，使用的Hwi interrupt number为15。修改Timer Id为0的定时器后，只有Core0可以成功创建对应的定时器，并进入相应的定时中断ISR中。
2024-01-19 15:03:24
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原创 TMS320C6670:Type unresolved symbol CSL_edma3ChannelClose, first referenced in ./main.obj
其在用CSL相关函数时，在C6000 Linker上引用了ti.csl.ae66库。默认位置路径为C:\ti\pdk_C6670_1_1_2_6\packages\ti\csl\lib。如图，该错误显示在main.c中第一次调用诸如CSL_edma3ChannelClose等函数，但是在main.c中已经引入含有CSL_edma3ChannelClose等函数的ti头文件。总结来说，就是在Linker过程中由于路径的问题，导致的Linker失败，从而造成.out文件生成失败。
2024-01-04 19:54:36
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原创 如何下载pycharm代码中未显示的模型（新手）
众所周知，pycharm中经常显示 no module named " ......"如何正确处理这个问题。
2023-05-03 14:34:23
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空空如也
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