【零基础轻松学习FPGA】小梅哥Xilinx FPGA基础入门到项目应用培训教程

P4 组合逻辑38译码器实现与相关语法基础

1.

module decoder_3_8(
    a,
    b,
    c,
    out
);
   input a;
   input b;
   input c;
   //表示多位宽的数据
   output reg[7:0]out;
//   output [7:0]out;
//   reg [7:0]out;
   
   //以always块描述的信号赋值，被赋值对象必须定义为reg类型
   //{a,b,c}变成了一个三位的信号，这种操作叫做位拼接
   //*符号表示通配符，可以代替任何符号
   //用来描述一段逻辑块
   
//   wire [3:0]d;
//   assign d = {a,1'b0,b,c};
   
   
   always@(*)
   begin
        case({a,b,c})
            3'b000: out = 8'b0000_0001;
            3'b001: out = 8'b0000_0010;
            3'b010: out = 8'b0000_0100;
            3'b011: out = 8'b0000_1000;
            3'b100: out &