关于FPGA的自我先总结（二）

1、延时

`timescale 1ns/1ps //定义仿真基本周期为1ns，仿真精度为1ps

#1 表示延时一个基本周期再执行后面的语句，此处为延时1ns，仿真或者模块设计均可直接这么用，但是不可综合

2、累加、累乘

sum<=a*b+sum1这种写法是允许的，并且是可以在一个时钟周期里完成，这种写法是乘法器后再级联一个加法器，也可用组合逻辑分开写成两个always语句，区别是第二种写法比第一种多延时一个时钟。但是第一种写法还不清楚最多可以级联多少个可以在一个时钟里完成所有计算。