SystemVerilog学习记录
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systemVerilog的自学记录
行走的BUG永动机
这个作者很懒,什么都没留下…
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pullup和pulldown在verilog中的使用方法
这段时间涉及到了IO-PAD,在IO-PAD的RTL的时候注意到了pullup和pulldown,对这个知识比较好奇,就研究了一下,顺便记录下来,IO-PAD的内容等我再研究研究再考虑记录吧 >_<pullup和pulldown并非是verilog的内置原语,仅在仿真或综合过程中起作用,用来设置信号的默认状态在实际的硬件电路中,用来代表上拉和下拉,就比如在I2C中,SCL和SDA两个信号是open-drain的,在实际使用过程中往往需要接上拉电阻,如下图。原创 2023-06-10 22:28:19 · 2397 阅读 · 4 评论 -
使用$test$plusargs提高RTL验收速度
这段时间在整合一个小ip,因为要验证每个feature是否可行,需要用testbench + C语言的方式进行仿真验证,由于每种feature不仅要在C语言中修改寄存器配置,还要再testbench修改寄存器的配置,这导致每验证一种feature既需要修改C语言,也需要修改testbench,非常繁琐。原创 2023-08-06 21:23:30 · 260 阅读 · 0 评论 -
force赋值和$deposit赋值的区别
SystemVerilog原创 2023-01-17 21:12:31 · 1548 阅读 · 1 评论 -
赋值时‘1和‘b1有什么区别
Verilog赋值时需要知道的细节原创 2022-07-25 22:40:18 · 1637 阅读 · 0 评论 -
SystemVerilog静态变量和动态变量
SystemVerilog静态变量和动态变量原创 2022-01-23 11:46:34 · 2093 阅读 · 0 评论 -
SystemVerilog联合体
SystemVerilog联合体原创 2022-01-02 16:41:11 · 356 阅读 · 0 评论 -
SystemVerilog 结构体
systemVerilog学习记录---结构体原创 2021-12-22 22:11:17 · 2759 阅读 · 0 评论 -
用户自定义和枚举数据类型
SV typedef and enum原创 2021-12-19 20:56:41 · 284 阅读 · 0 评论 -
SV中$unit编译单元
SV中$unit编译单元原创 2021-12-16 21:38:03 · 754 阅读 · 0 评论 -
SV强制类型转换和常数
本文主要摘自《systemVerilog硬件设计与建模》原创 2021-12-13 22:22:44 · 4710 阅读 · 0 评论 -
SystemVerilog package
本文主要摘自《SystemVerilog硬件设计与建模》原创 2021-12-14 21:44:03 · 1173 阅读 · 0 评论