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行走的BUG永动机
这个作者很懒,什么都没留下…
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verdi技巧分享--合并多个fsdb文件、统计信号边沿
分享几个这段时间学到的verdi操作。原创 2023-11-04 20:08:06 · 1343 阅读 · 0 评论 -
分享一个RS触发器的趣味介绍
两个开关都断开,但由于蓝色或非门的输出端被接入被接到红色或非门的输入端,导致红色或非门的一个输入端为1,所以此时红色或非门的输出为0,从而使得蓝色或非门的两个输入端都是0,最终导致蓝色或非门的输出还是1,灯泡继续被点亮。由于蓝色或非门的输出接到红色或非门的输入,此时红色或非门的两个输入端都是0,则红色或非门的输出为1,导致蓝色或非门的输入端有一个1,最终蓝色或非门输出0。此时,蓝色或非门由于开关的断开,两个输入端都是0,所以蓝色或非门最终输出1,灯泡被点亮。=0对应红色或非门开关闭合,蓝色或非门开关断开。原创 2023-08-09 22:03:19 · 280 阅读 · 0 评论 -
简单记录一下spi的四种mode
最近在学习SPI,刚开始接触四种mode的时候,还有点懵,也是搜了好几个博客,才算搞懂,特此记录下,防止下次又要翻好几篇博客才找到答案 >_原创 2023-05-14 12:28:46 · 1467 阅读 · 0 评论 -
SSD缩写对照表
缩写对照,更新中原创 2022-12-19 22:05:03 · 1044 阅读 · 0 评论 -
STA学习记录5-时序路径组和外部属性建模
STA时序分析原创 2022-11-17 21:57:52 · 471 阅读 · 0 评论 -
STA学习记录4-输入输出路径约束
静态时序分析学习记录4原创 2022-11-15 00:09:31 · 352 阅读 · 0 评论 -
STA学习记录-generated clock
STA学习记录原创 2022-10-23 10:49:57 · 2382 阅读 · 0 评论 -
STA学习记录-时钟定义
STA学习记录原创 2022-10-10 21:37:12 · 265 阅读 · 0 评论 -
STA-静态时序分析学习记录-1
静态时序分析原创 2022-10-07 10:07:40 · 451 阅读 · 0 评论 -
从事件调度理解阻塞和非阻塞
Verilog事件调度原创 2022-08-14 08:58:45 · 159 阅读 · 0 评论 -
SV强制类型转换和常数
本文主要摘自《systemVerilog硬件设计与建模》原创 2021-12-13 22:22:44 · 5259 阅读 · 0 评论 -
Cache的三种映射和局部性
Cache的局部特性和三种映射方式的介绍,Cache三种映射方式的优缺点原创 2022-07-20 00:03:38 · 508 阅读 · 0 评论