分频器设计中使用行波计数器有何优缺点？

分频设计中使用行波计数器有何优缺点？

行波计数器：使用级联寄存器，用触发器的输出端驱动下一级触发器的时钟输入端

行波计数器的优势

ASIC设计人员常常使用行波计数器对时钟进行幂为2的分频，与其他同步计数方式相比，行波计数器使用的门数更少

因为计数器在各阶段创建行波时钟，所以这种级联会导致问题，这些行波时钟会对STA和综合工具带来麻烦，所以应该尝试避免使用这种结构以减少验证的工作量，尽管行波计数器存在各种挑战和问题，但是在功耗较高的系统中很适合使用这种计数器，因为这样可以大量降低由逻辑或者SOC所引起的峰值功耗。

用行波计数器来降低功耗

有一些方式可以使得行波计数器更可靠，可用性更强，如下图5.28所示，接收电路使用低有效使能输入信号，只有在时钟为“低”电平的时候才读入4位计数器的值，一旦时钟脉冲置“高”，接收电路就停止计数器电路的输出，因为计数电路是正沿触发的，所有计数行为都发生在时钟从低到高的过程中，这样使得接收电路在计数器的4位输出信号切换到稳定之前一直处于无效状态，直到时钟信号返回低状态，接收电路才会开启，这样可以保证所有行波都处于安全稳定状态时新计数值才会读入接收电路，这里时钟信号的“高”时钟是一个关键参数：它至少要和计数器的最大行波周期同样长，否则，时钟信号会过早开启接收电路，但是此时行波过程依然在进行中，也就是行波此时可能还没