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原创 IC芯片设计项目管理002:标准化流程的应用
IC芯片设计项目管理002:标准化流程的应用1、IC设计领域的SOPSOP(standard of process)指的是一种标准化的流程,它能够有效提高工作效率,保证产品质量。SOP可以分为横向和纵向。纵向指得是为了完成某个事情,你必须要完成的步骤。IC设计流程:规格制定、详细设计、HDL编码、仿真验证、逻辑综合、STA、形式验证、DFT、布局规划(FloorPlan)、布线(Place...
2019-03-31 20:29:45 3794
原创 DC综合约束012_异步FIFO中的格雷码设置max_delay
DC综合约束012_异步FIFO中的格雷码设置max_delay1、异步fifo中格雷码约束为了保证异步fifo的功能和性能保证,需要在综合约束文件sdc中,约束异步FIFO格雷码的最大延时。约束如图所示:从格雷码寄存器的时钟端口---->到3级同步器的输入端口的最大延时。写地址waddr和读地址raddr格雷码同步都需要设置set_max_delay,延时可设置为读写时钟中最快时钟......
2019-03-31 11:07:59 15504 19
原创 verilog语法-006—case、casex、casez
verilog语法-006—case、casex、casez1、使用规则在rtl仿真中,x和z是两个情况,而在综合时被视为一种情况。因此在需要综合的代码中,是不允许出现x和z的。verilog使用规则如下:case 分支中不允许出现x、z、? 可以使用casez,但是不允许使用z和x 禁止使用casex语句2、case 分支中不允许出现x、z、?case语句中出现“x”,“...
2019-03-27 19:44:01 4677 4
原创 DC综合约束011_时钟描述_phi与clocked_on的区别
综合约束:clocked_on与phi的区别1、时钟描述clocked_on与phi的区别在综合前后,对寄存器的时钟端描述不同,在综合时需要读取的sdc约束文件中,时钟端的描述为clocked_on,在综合后网表中对器件时钟端口描述是phi。同样是时钟端口,clocked_on是综合前,phi是综合后网表中器件的时钟端口。2、利用for循设置约束phi的使用get_pins ...
2019-03-24 21:13:20 1534
原创 DC综合约束010_For循环在综合约束上的应用
For循环在综合约束上的应用1、for循环的应用场景IC设计中,一个模块可能会存在很多类似的输入数据,输入时钟,此类信号只名称有数字上的差异,如tx_serdes_clk0,tx_serdes_clk0,...,tx_serdes_clk72,如果每个时钟单独设置,需要很多行,而且不便于修改,此时使用for循环约束,效率高,清晰易懂。DC综合约束一般采用tcl语言编写约束,本文for循环的...
2019-03-24 20:36:00 881
原创 PCIE原理-001 PCIE的BAR0/1是如何配置的?
PCIE原理-001 PCIE的BAR0/1是如何配置的?1、PCIE的拓扑结构RC端通过配置TLP读写EP端PCIE的BAR0/1寄存器,确定EP端PCIE的存储空间。其中配置TLP需要用到总线号,设备号,以及功能号。此类概念如下图。图1 PCIE拓扑结构2、PCIE的配置空间图2 PCIE 配置空间的Type0和Type1头标区PCIE支持基本的PCI兼容配...
2019-03-24 09:53:26 13048
原创 verilog质量-001高质量的verilog代码是什么样的?
verilog质量-001高质量的verilog代码是什么样的?1、高质量Verilog代码的几个要素高质量的verilog代码主要包含以下几个要素:可读性、功能、性能、标准化、稳定性、可定位。标准化:iterlaken MAC PCIE 这些模块的设计必须要符合协议标准,能够与其他厂商的产品进行正常对接。可读性:代码是容易阅读,是否容易理解原理。功能:功能是否正确,功能点是否...
2019-03-16 20:21:01 1892
原创 IC芯片设计项目管理001:关键3要素
IC设计项目管理001:关键3要素1、IC设计项目3大要素IC设计项目的3大要素就是:需求、进度、质量:需求:芯片整体、各子模块是否能够满足需要 进度:芯片是否能够按计划完成设计、验证、流片、测试、量产 性能:芯片性能是否达到要求,是否满足标准、兼容性是否达标。2、IC设计项目要素一:需求在项目初期需要明确整个芯片以及各个模块的真实需求、注意是真实需求,并且拒绝不合理的、...
2019-03-10 12:14:49 8552 3
空空如也
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