74LS163计数器及其应用

本文介绍了74LS163计数器的功能,通过实例详细讲解如何利用74LS163设计6分频电路和2421码的模8电路,强调了计数器状态迁移和并行置数在电路设计中的关键作用。

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概述

在前面的课程中,讨论了用基本的触发器设计减法计数器,也提到了其缺陷,即只有脉冲输入,没有其它输入,不受控。因此,硬件工程师根据设计中常用的电路设计了163计数器,本节内容首先介绍74LS163的基本功能,然后以163为基础设计一个分频器和一个2421码模8电路(重点讲设计思路,verilog程序请自行完成)。

74LS163计数器

74LS163计数器有5个控制端、4个数据输入端和5个输出端,其逻辑功能和对应的逻辑符号如下图1和图2所示:

图1:74LS163功能表

图2:74LS163的逻辑符号

RCO表示进位,其语义为:当从0000~1111计满一轮,并且ENT为1时,RCO为1,其它时候均为0.

由图1,74LS163具有置位、保持、加1计数等功能,在这些功能的基础上,可以完成相对复杂的电路。

例1&#

74163 4 位二进制同步计数器(同步清除) 简要说明 163 为可预置的 4 位二进制同步计数器,共有 54163/74163、54S163/74S163, 54LS163/74LS163 三种线路结构形式。其主要电特性的典型值如下: 型号 fc PD 54163/74163 32MHz 305mW 54S163/74S163 70MHz 475mW 54LS163/74LS163 32MHz 93mW 163 的清除是同步的。当清除端(C __ L _ _ R_ )为低电平时,在时钟端(CLK)上 升沿作用下,才可完成清除功能。 163 的预置是同步的。当置入控制端(L __ O __ A __ D_ )为低电平时,在CLK上升沿 作用下,输出端(QA-QD)与数据输入端(A-B)相一致。对于 54/74163,当 CLK由低至高跳变或跳变前,如果计数控制端(ENP、ENT)为高电平,则L __ O __ A __ D_ 应避免由低至高电平的跳变,而其它两种结构形式无此种限制。 163 的计数是同步的,靠CLK同时加在 4 个触发器上而实现。当ENP和ENT 均为高电平时,在CLK上升沿作用下QA-QD同时变化,从而消除了异步计数器中 出现的计数尖峰。对于 54/74163,只有当CLK为高电平时ENP、ENT才允许由高 至低电平的跳变,而 54S163/74S163,54LS163/74LS163 的ENP、ENT跳变与CLK 无关。 163 有超前进位功能。当计数溢出时,进位端(RCO)输出一个高电平脉冲, 其宽度为 Q0 的高电平部分。 在不外加门电路的情况下,可级联成 N 位同步计数器。 对于 54/74S163,54/74LS163,在CLK出现前,即使ENP、ENT、C __ L _ _ R_ 发生 变化,电路的功能也不受影响。 引出端符号 RCO 进位输出端
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