数字逻辑——用verilog语言实现NS74LS163的功能

一、 实验目的

用verilog语言实现NS74LS163的功能，通过时钟分频电路的得到频率较小的时钟信号，作为输入到NS74LS163模块的时钟信号。加深对LS163模块功能的印象，掌握时钟分频电路的使用方法。

二、 实验内容

1. 实验流程

① 本次实验目的较明确，根据NS74LS163的功能表，写出其verilog代码
② NS74LS163是一个带同步清零、同步置数功能的四位二进制计数器
③ 因为需要调用时钟分频模块，所以增加top.v文件，在该文件中调用clkdiv.v和NS74LS163.v
④ 上板实验

2. Verilog代码分析

（1） Design source（.v文件）：

top.v:

module top(
   input [3:0]P,//Parallel Inputs
    output [3:0]Q,//Parallel Outputs 
    input LOAD,//Parallel Enable (Active LOW) Input
    input CEP,//Count Enable Parallel Input
    input CET,//Count Enable Trickle Input
    input CLR,//Synchronous Reset (Active LOW) Input
    output RCO,//Terminal Count Output 
    input  CLK100MHZ
    );
    wire CP;
    clkdiv CLKDIV1(.mclk(CLK100MHZ),.clk1_0dot75hz(CP));
    NS74LS163 U1(P,Q,LOAD,CEP,CET,CLR,RCO,CP);
    
endmodule

NS74LS163.v:

module NS74LS163(
    inp