第六周实验1--- FPGA设计入门

一、一 位全加器：

a.原理图

1.全加器原理图和符号图

2.新建工程

3.创建顶层设计文件：

4.编译查错：

5.将项目设置成可调用元件：

6.仿真波形文件：

b.波形图

1.仿真：

2.报错：

3.设置

4.重新生成波形图：

二、Verilog语言仿真测试：

1.Verilog代码：

module flow_led( 
	input sys_clk , //系统时钟
	input sys_rst_n, //系统复位，低电平有效
	 
	output reg [3:0] led //4个LED灯 
	);
 
//reg define
reg [23:0] counter;

//*****************************************************
//** main code
//***************************************************** 
 
//计数器对系统时钟计数，计时0.2秒
always @(posedge sys_clk or negedge sys_rst_n) begin
	if (!sys_rst_n)
		counter <= 24'd0;
	else if (counter < 24'd1000_0000)
		counter <= counter + 1'b1;
	else
		counter <= 24'd0;
end

//通过移位寄存器控制IO口的高低电平，从而改变LED的显示状态
always @(posedge sys_clk or negedge sys_rst_n) begin
	if (!sys_rst_n)
		led <= 4'b0001;
	else if(counter == 24'd1000_0000)
		led[3:0] <= {led[2:0],led[3]};
	else
		led <= led;
end

endmodule

2.硬件测试

步骤同上。

3.结果