Verilog基础知识(二) Testbench编写
编写Testbench的目的是把RTL代码在Modsim中进行仿真验证,通过查看仿真波形和打印信息验证代码逻辑是否正确。下面以3-8译码器说明Testbench代码结构。Testbench代码的本质是通过模拟输入信号的变化来观察输出信号是否符合设计要求!因此,Testbench的核心在于如何模拟输入信号,并把模拟的输入信号输入到功能模块中产生输出信号,如上图所示。解决方案为:通过随机数产生输入信号 通过实例化模块把模拟输入信号传入功能模块中1 3-8译码器T...
原创
2022-04-01 10:37:41 ·
16809 阅读 ·
3 评论