away206-CSDN博客

原创自抽的实验

1.实验目的:用verilog实现有并行载入端的递减计数器和递增/递减计数器的仿真测试 2.实验原理：按照书上的内容，书写和运行代码，完成联合仿真实验. 实验代码：（1）module downcount(R,Clock,E,L,Q); parameter n = 8; input [n-1:0] R; input Clock, L, E; output reg [n-1:0] Q; always @(posedge Clock) if(L) Q<=R;

2021-07-01 22:54:25 90

原创序列检测器的综合

一.实验目的寄存输出和非寄存输出的Mealy 型和Moore 型111"序列检测器仿真二.实验原理当串行输人流D_in接收到给定的连续比特流时，序列检测器将产生一个输出D_oul6]。该据由状态机中控制状态转移的时钟有效沿的相反边沿同步(即反向同步)。如果状态转移发生时钟的下降沿，那么在接下来的时钟上升沿就产生有效数据输出。序列检测器可由Mealy型或 Moore型的显式有限状态机实现下面将从两个角度来分析序列检测器。首先主要阐述序列检测器怎样接收输人比特流。 lealy状态机在时钟的有

2021-06-28 22:29:18 588

原创线性寄存器的仿真图观察计数序列

一.打开quartusII，建立一个工程（注意，此文件名字一定要与module的名称一样），并且建立一个verilog文件来装载代码。如图所示：二.输入书上的verilog代码，保存并且运行，若是有错误就直接改正，没有错误就可以继续下一步，如下图：三.与modulesim进行关联并且运行，如下图：四.得到仿真图，然后就直接观察仿真图，如下图这就是使用组赛赋值之后仿真出来的线性反馈寄存器的仿真图，并且可以从中看到计数序列。五.视频链接： https://www.bilibili.com/

2021-06-28 14:50:12 241

原创利用FPGA验证设计功能并且熟悉FPGA使用流程

一，实验目的：（1）基本掌握建模语句；（2）理解FPGA在设计流程中的作用；（3）熟悉FPGA设计流程。二.实验涉及语法（1）第二章的门级语法；（2）第三章的数据流语法步骤： 1.建立工程（1）打开QUARTUSII软件，在菜单栏中点击【file】-【project wizard】，会弹出工程设置对话框，工程名和新建顶层模块名字一定一样并且和module名称一样。如下图所示：（2）接下来要选择器件类型，要更具开发板使用的FPGA来选择，本实验中选择的是Cyclone IVE器件族中的29

2021-06-27 13:23:44 651

原创使用Verilog HDL设计所需要的功能模块和验证所设计模块的正确性

一.首先先建立一个在quartusII中建立一个project （1）file-new-verilog HDL file: (2）输入代码： 1.module decoder3x8(din,en,dout,ex); input [2:0] din; input en; output [7:0] dout; output ex; reg [7:0] dout; reg ex; always @(din or en) if(en) begin dout=8’b1111_1111; ex=1’b1; end e

2021-06-04 15:34:36 363

原创建立一个2-4译码器的门级模型

一、实验目的了解2-4译码器原理以及2-4译码器的应用二、实验过程 1、打开quartus II，打开代码页面（Verilog HDL File)将代码粘贴到页面上。 module DEC2x4 (Z,A,B,Enable ); output [3:0] Z; input A,B,Enable; wire Abar,Bbar; not not0 (Abar,A), not1 (Bbar,B); nand nand0(Z[3],Enable,A,B), nand1(Z[0],Enable,Abar,Bba

2021-05-21 18:12:39 2231

原创 modelsim 基本仿真流程

1.实验目的：掌握Modelsim的基本操作和应用和仿真流程 2.实验内容： module test; wire sum,c_out; reg a,b,c_in; fulladd fadd(sum,c_out,a,b,c_in); initial begin a=0;b=0;c_in=0; #10 a=0;b=0;c_in=1; #10 a=0;b=1;c_in=0; #10 a=0;b=1;c_in=1; #10 a=1;b=0;c_in=0; #10 a=1;b=0;c_in=1; #10 a=1;

2021-05-21 17:45:10 118

jdhsklhd的博客

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原创序列检测器的综合

原创线性寄存器的仿真图观察计数序列

原创利用FPGA验证设计功能并且熟悉FPGA使用流程

原创使用Verilog HDL设计所需要的功能模块和验证所设计模块的正确性

原创建立一个2-4译码器的门级模型

原创 modelsim 基本仿真流程

原创 4位加器门级建模和Verilog与modelsim联合仿真

原创 Quartur ii软件和modlsim进行联合仿真。

原创利用quartusII来对逻辑电路进行仿真并且得出仿真图

空空如也

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