一,实验目的:
(1)基本掌握建模语句;
(2)理解FPGA在设计流程中的作用;
(3)熟悉FPGA设计流程。
二.实验涉及语法
(1)第二章的门级语法;
(2)第三章的数据流语法
步骤:
1.建立工程
(1)打开QUARTUSII软件,在菜单栏中点击【file】-【project wizard】,会弹出工程设置对话框,工程名和新建顶层模块名字一定一样并且和module名称一样。如下图所示:
(2)接下来要选择器件类型,要更具开发板使用的FPGA来选择,本实验中选择的是Cyclone IVE器件族中的29C7芯片,选择下一步继续后,可以继续选择其他EDA工具的设置。在这里就要在simulation中选择modelsim工具;
2.设计编译
(1)在【file】菜单中选择【new】,选择verilog hdl文件,建立一个新的设计文件,然后把3-8译码器代码复制到文件中,保存文件后,找到上方快捷键【StartAnalysis&Synthesis】点击完成分析和综合步骤,如下图: